一种DSP和FPGA紧耦合架构的协同验证方法

摘要

本发明公开了一种DSP和FPGA紧耦合架构的协同验证方法，DSP模拟器是建立在通用操作系统之上、基于数据流正确的模拟器，主要实现任务调度、中断处理、中断嵌套功能。采用HDL语言的PLI接口将与FPGA交互的接口写成HDL内部命令，以便FPGA与DSP模拟器进行通信。DSP和FPGA之间的通信采用以套接字为基础的CS模式。本发明弥补了指令级DSP模拟器的速度慢的问题，可以简化DSP和FPGA紧耦合验证过程，提高验证效率。

主权项

一种DSP和FPGA紧耦合架构的协同验证方法，其特征在于，包括如下步骤：（1）在基于数据流正确的DSP模拟器运行主算法的进程和用户DSP任务，并且实现任务处理、任务调度、中断响应、中断嵌套等功能；（2）打开底层操作系统上的套接字服务器端，快速的响应FPGA仿真器发起的连接，如果没有连接就继续监听，如果有连接就根据FPGA的中断和读写以及退出命令进行相应处理；（3）DSP模拟器对读写缓冲区进行检查，如果是FPGA的读写请求，如果是请求写，将缓冲区的时序信息和数据传给FPGA模拟器，如果是请求读，就接收FPGA模拟器发送的时序信息和数据；（4）在FPGA仿真器周期性的调用PLI接口编写轮询DSP模拟器命令，查看DSP是否对FPGA有操作，如果写操作就把DSP模拟器数据写入FPGA的指定引脚，如果是读操作就把相应引脚数据传给DSP模拟器；（5）FPGA模拟器利用PLI接口编写的中断命令在特定的仿真时刻产生中断信号，通过与DSP端的套接字服务器建立连接，将中断信息传给DSP模拟器；（6）DSP模拟器根据中断号进行仲裁，如果中断进程的优先级比当前进程高，执行中断程序，如果优先级低于当前进程就忽略中断。