一种时钟与数据恢复电路和模拟电路的行为级建模方法

摘要

本发明提供一种时钟与数据恢复电路的行为级建模方法，包括：步骤1、将时钟与数据恢复电路中的电路模块划分为数字电路模块和模拟电路模块；步骤2、根据上述划分好的电路模块，分别采用Verilog语言进行描述。本发明还提供一种模拟电路的行为级建模方法。通过本发明提供一种时钟与数据恢复电路和模拟电路的行为级建模方法，可以采用Verilog硬件描述语言对时钟与数据恢复电路进行行为级建模，将所有的模拟电路建模在一个模块中，克服了Verilog语言不支持对模拟电压、电流建模和仿真的困难，可以供逻辑验证工程师用数字仿真器做顶层验证，提高了模型验证的效率。

主权项

一种时钟与数据恢复电路的行为级建模方法，其特征在于，包括：步骤1、将时钟与数据恢复电路中的电路模块划分为数字电路模块和模拟电路模块；步骤2、根据上述划分好的电路模块，分别采用Verilog语言进行描述。