一种数据重排方法及装置

摘要

本发明提供了一种数据重排装置，包括前级处理模块、缓存模块、后级处理模块和地址控制模块，该装置还包括写地址转换模块和读地址转换模块.本发明相对于现有技术的乒乓缓存，可以节省一半的RAM，并且RAM的读写操作易控制，只需通过对实际的写入地址进行简单转换就能完成新地址的生成，并且地址生成操作具有规律性，结构规则很适合FPGA的操作灵活的特点。

主权项

一种数据重排装置，包括前级处理模块、缓存模块、后级处理模块和地址控制模块，其特征在于，该装置还包括写地址转换模块和读地址转换模块，所述前级处理模块用于输出按照第一排列方式排列的数据X(n)，按照写地址转换模块输出的写地址将数据X(n)写入缓存模块；所述地址控制模块用于对输入缓存模块的数据X(n)进行分组，每组数据量的大小为要缓存数据的最小缓存量，获得组号和每组数据的组内编号；当前级处理模块要向缓存模块写入一组数据时，地址控制模块向缓存模块发送写使能信号并生成用于乒乓缓存的写地址，将所述组号、组内编号和写地址输出至写地址转换模块；当每一组数据写入缓存模块后，向缓存模块发送读使能信号并生成用于乒乓缓存的读地址，将所述组号、组内编号和读地址输出至读地址转换模块；写地址转换模块，用于根据来自地址控制模块的组号和组内编号，对来自地址控制模块的用于乒乓缓存的写地址进行转换，输出转换后的写地址，所述转换后的写地址用于将数据X(n)写入缓存单元中读空的存储空间；读地址转换模块，用于根据来自地址控制模块的组号和组内编号，对来自地址控制模块的用于乒乓缓存的读地址进行转换，输出转换后的读地址；所述后级处理模块用于根据读地址转换模块输出的读地址，从缓存模块中读取按照第二排列方式排列的数据Y(n)。