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Testvorrichtung zum Testen eines eingebetteten Speicherkerns (100) auf einem Halbleiterchip mit einer integrierten Selbsttest-Schaltung (102) mit: einer Vorrichtung (142) zum Simulieren eines integrierten Selbsttests mit einer Steuerschnittstelle zum Initialisieren und Takten der integrierten Selbsttest-Schaltung auf dem Halbleiterchip; einem Adressengenerator (144) zum Generieren einer ersten Adressensequenz, die mit einer zweiten Adressensequenz übereinstimmt, die von der integrierten Selbsttest-Schaltung (102) während des integrierten Selbsttests des eingebetteten Speicherkerns (100) generiert wird, wobei der Adressengenerator (144) Taktungsinformationen von der Vorrichtung (142) zum Simulieren des integrierten Selbsttests zum Synchronisieren der ersten Adressensequenz mit der zweiten Adressensequenz empfängt; und Dateneingabeknoten (138) zum Empfangen von Datenausgangsbussignalen von der integrierten Selbsttest-Schaltung (102) während des integrierten Selbsttests des eingebetteten Speicherkerns (100), wobei die Datenausgangsbussignale anzeigen, ob einzelne Speicherzellen den integrierten Selbsttest nicht bestanden haben, und wobei die Testvorrichtung dazu ausgebildet ist, einen bestimmten Speicherzellenfehler mit einer entsprechenden Adresse zu korrelieren, die von dem Adressengenerator (144) generiert wird.
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