一种基于FPGA的万兆以太网数据帧的填充校验方法

摘要

本发明提供了一种基于FPGA的万兆以太网数据帧的填充校验方法。最小帧不足时填充，应用并行64位CRC-32电路和串行8位CRC-32电路对填充后的有效数据流或原始数据流进行流水校验，8位CRC-32电路流水校验64位CRC-32电路和非完整周期的有效数据流，校验结果(4Bytes)进行简单编码后形成FCS，填充到有效数据流结尾，将数据流推进到下游模块发送。助于本发明的技术方案，能够生成并发送符合万兆以太网MAC层的数据帧，并无延时的将校验后的数据帧推进到下一总线或缓冲区。

主权项

一种基于FPGA的万兆以太网数据帧的填充校验方法，其特征在于：包含以下步骤：A、状态机启动由上游发送请求进行触发，数据被向前推进，进入第一次格式处理；B、对有效数据进行bytes计算，大于或等于最小帧进入步骤D操作，否则，执行步骤C；C、根据所需发送的有效数据流的帧长度补齐到最小帧长度；D、填充后的数据流用7个64位寄存器对MAC帧8条lane的数据进行7次寄存复制，64位CRC‑32电路对除最后一周期的8个lane数据进行校验，校验对象是没有复制的原始数据：当最后一周期的8个lane完全有效则继续采用64位CRC‑32电路对其进行校验；当最后一周期的1‑7个lane数据有效则采用8位CRC‑32电路串行校验复制的第7份64位的寄存器值，同时设有移位寄存器将有效lane的数据周期移入8位CRC‑32电路；8位CRC‑32电路对第N帧校验的过程中，64位CRC‑32电路同时对N+1帧除最后一周期的8个lane数据进行校验，以此进行乒乓操作达到线速校验相邻两帧；最后一个64位CRC32和8位CRC32电路联合校验的4bytes数据添加到MAC结尾形成FCS；填充到有效数据流结尾，将数据流推进到下游模块发送。E、在等待IFG个周期后，重新进入空闲状态，重复这一过程。