| 发明名称 | 一种多处理器间的复位管理电路 | ||
| 摘要 | 本实用新型涉及一种多处理器间的复位管理电路。本实用新型包括定时器电路、FPGA单元、第一逻辑控制器、第二逻辑控制器、DSP单元、PPC单元，定时器电路的输出端一路与第一逻辑控制器连接，另一路与第二逻辑控制器连接，FPGA单元的输出端一路与定时器电路的输入端连接，另外两路分别与第一逻辑控制器、第二逻辑控制器连接，第一逻辑控制器的输出端经DSP单元与FPGA单元的输入端连接，第二逻辑控制器的输出端经PPC单元与FPGA单元的输入端连接。本实用新型的多处理器间的复位不在是简单的统一复位；单一处理器可以根据程序判断，或根据上位机指令进行单独的复位；提高了整个系统的稳定性。 | ||
| 申请公布号 | CN203070202U | 申请公布日期 | 2013.07.17 |
| 申请号 | CN201220607838.3 | 申请日期 | 2012.11.17 |
| 申请人 | 西安西瑞保护控制设备有限责任公司 | 发明人 | 乔昕;张恒泰;王根元;汪俊峰 |
| 分类号 | G06F1/24(2006.01)I | 主分类号 | G06F1/24(2006.01)I |
| 代理机构 | 西安新思维专利商标事务所有限公司 61114 | 代理人 | 黄秦芳 |
| 主权项 | 一种多处理器间的复位管理电路，其特征在于：包括定时器电路（1）、FPGA单元（2）、第一逻辑控制器（3）、第二逻辑控制器（4）、DSP单元（5）、PPC单元（6），定时器电路（1）的输出端一路与第一逻辑控制器（3）连接，另一路与第二逻辑控制器（4）连接，FPGA单元（2）的输出端一路与定时器电路（1）的输入端连接，另外两路分别与第一逻辑控制器（3）、第二逻辑控制器（4）连接，第一逻辑控制器（3）的输出端经DSP单元（5）与FPGA单元（2）的输入端连接，第二逻辑控制器（4）的输出端经PPC单元（6）与FPGA单元（2）的输入端连接。 | ||
| 地址 | 710077 陕西省西安市丈八五路2号现代企业中心3号楼1区3楼 | ||