| 发明名称 | 用于DRAM的分级省电电路及方法 | ||
| 摘要 | 本发明涉及一种用于DRAM的分级省电电路及方法，包括依次连接的接收器、DLL管理器、延时锁相器DLL、时钟树电路、离线驱动器OCD；延时锁相器DLL与时钟树电路之间还包括内部时钟管理电路；内部时钟管理电路包括依次连接的与非门、与门、触发器。本发明提供了一种提高稳定性，提高实用性的用于DRAM的分级省电电路及方法。 | ||
| 申请公布号 | CN103198858A | 申请公布日期 | 2013.07.10 |
| 申请号 | CN201310088815.5 | 申请日期 | 2013.03.19 |
| 申请人 | 西安华芯半导体有限公司 | 发明人 | 亚历山大;王嵩 |
| 分类号 | G11C11/4063(2006.01)I | 主分类号 | G11C11/4063(2006.01)I |
| 代理机构 | 西安智邦专利商标代理有限公司 61211 | 代理人 | 陈广民 |
| 主权项 | 一种用于DRAM的分级电路，包括依次连接的接收器、DLL管理器、延时锁相器DLL、时钟树电路、离线驱动器OCD，其特征在于：所述延时锁相器DLL与时钟树电路之间还包括内部时钟管理电路；所述内部时钟管理电路包括依次连接的与非门、与门、触发器。 | ||
| 地址 | 710055 陕西省西安市高新6路38号腾飞创新中心A座4层 | ||