一种基于理德-所罗门码的编码电路

摘要

本发明涉及一种基于理德-所罗门码的编码电路，通过在乘法器、加法器、寄存器的输入端增加选通器切换编/解码工作模式，从而复用编/解码工作时的乘法器、加法器和寄存器，显著地节约了硬件逻辑资源。

主权项

一种基于理德‑所罗门码的编码电路，该编码电路可纠错符号个数为t个，其特征在于：该编码电路由第一编码电路单元、第二编码电路单元、......、第n编码电路单元、......至第2t编码电路单元组成，其中n、t均为正整数，且1＜n＜2t，所述2t个编码电路单元依次串联构成具有2t级的编码电路；所述第一编码电路单元主要由第一加法器、第一乘法器、第一寄存器、用于选择常数值的第一常数选通器和用于选择寄存器输出值的第一加数1选通器组成，其中，所述第一加法器包括两个输入端和一个输出端，第一乘法器包括两个输入端和一个输出端，第一常数选通器包括两个输入端和一个输出端，第一加数1选通器包括两个输入端和一个输出端；所述第一加法器的两个输入端一个用于接收编码数据或解码数据，另一个连接到第一加数1选通器的输出端，第一加法器的输出端与第一乘法器的一个输入端连接，第一乘法器的另一个输入端连接到第一常数选通器的输出端，第一常数选通器的两个输入端一个用于输入编码模式的常数，另一个用于输入解码模式的常数，第一乘法器的输出端连接到第一寄存器的输入端，第一寄存器的输出端与第一加数1选通器的一个输入端连接，第一加数1选通器的另一个输入端接收第2t编码电路单元的输出；所述第二编码电路单元至第2t编码电路单元的电路结构相同，均用第n编码电路单元来表示；所述第n编码电路单元主要由第n加法器、第n乘法器、第n寄存器、第n寄存器选通器、第n常数选通器、第n乘数选通器、第n加数1选通器和第n加数2选通器组成，其中，所述第n加法器包括两个输入端和一个输出端，第n乘法器包括两个输入端和一个输出端，第n寄存器选通器包括两个输入端和一个输出端，第n常数选通器包括两个输入端和一个输出端，第n乘数选通器包括两个输入端和一个输出端，第n加数1选通器包括两个输入端和一个输出端，第n加数2选通器包括两个输入端和一个输出端；所述第n加法器的两个输入端一个连接到第n加数1选通器的输出端，另一个连接到第n加数2选通器的输出端，第n加法器的输出端与第n寄存器选通器的一个输入端和第n乘数选通器的一个输入端连接，第n乘数选通器的另一个输入端与上一级编码电路单元中第n‑1加法器的输出端连接；所述第n乘法器的两个输入端一个连接到第n常数选通器的输出端，另一个连接到用于选择伴随式系数的第n乘数选通器的输出端，第n乘法器的输出端与第n寄存器选通器的另一个输入端和第n加数2选通器的一个输入端连接，第n加数2选通器的另一个输入端 接收编码数据或解码数据；所述第n寄存器的输入端与第n寄存器选通器的输出端连接，第n寄存器的输出端与第n加数1选通器的一个输入端和下一级编码电路单元中第n+1加数1选通器的一个输入端连接，第n加数1选通器的另一个输入端与上一级编码电路单元中第n‑1寄存器的输出端连接；第n常数选通器的两个输入端一个用于输入编码模式的常数，另一个用于输入解码模式的常数。