欠压锁存电路

摘要

本实用新型公开了一种欠压锁存电路。该电路的肖特基势垒二极管的阳极接地，阴极接第一PMOS晶体管的栅极、第二PMOS晶体管的栅极、第一NMOS晶体管的栅极和第二NMOS晶体管的栅极并通过RC电路接电压源；欠压锁存电压信号输出端接第二PMOS晶体管的漏极、第一NMOS晶体管的漏极、第三POS晶体管的栅极和第三NMOS晶体管的栅极；第一PMOS晶体管的源极接电压源，漏极接第二PMOS晶体管的源极和第三PMOS晶体管的源极；第二NMOS晶体管的源极接地，漏极接第一NMOS晶体管的源极和第三NMOS晶体管的源极；第三PMOS晶体管的漏极接地；第三NMOS晶体管的漏极接电压源。结构简单，节省成本，功耗低。

主权项

一种欠压锁存电路，包括欠压锁存电压信号输出端（Vout），其特征在于，还包括三只PNP晶体管（P1～P3）、三只NPN晶体管（N1～N3）、肖特基势垒二极管（Z1）以及由电容（C1）和电阻（R1）并联构成的RC电路；所述肖特基势垒二极管（Z1）的阳极接地（GND），阴极连接至第一PMOS晶体管（P1）的栅极、第二PMOS晶体管（P2）的栅极、第一NMOS晶体管（N1）的栅极和第二NMOS晶体管（N2）的栅极，该阴极还通过RC电路连接至电压源（VDD）；欠压锁存电压信号输出端（Vout）连接至第二PMOS晶体管（P2）的漏极、第一NMOS晶体管（N1）的漏极、第三POS晶体管（P3）的栅极和第三NMOS晶体管（N3）的栅极；所述第一PMOS晶体管（P1）的源极连接至电压源（VDD），漏极连接至第二PMOS晶体管（P2）的源极和第三PMOS晶体管（P3）的源极；所述第二NMOS晶体管（N2）的源极接地（GND），漏极连接至第一NMOS晶体管（N1）的源极和第三NMOS晶体管（N3）的源极；所述第三PMOS晶体管（P3）的漏极接地（GND）；所述第三NMOS晶体管（N3）的漏极连接至电压源（VDD）。