基于版图变化改变互连延迟参数的集成电路分析方法

摘要

本发明公开了一种基于版图变化改变互连延迟参数的集成电路分析方法，将同一个集成电路分别设计成多个不同布局的版图文件，根据集成电路的制造工艺文件提取集成电路的工艺层文件，配合提取得到的多个不同布局的版图文件的信息文件，分别进行集成电路版图寄生参数的净提取和集成电路互连延迟参数的提取，所提取的参数分别进行门级电路仿真，测试性能，获得不同布局的版图的集成电路的性能差异，分析版图变化对电路性能的影响。本发明通过将提取出相同电路原理图但不同布局的电路版图寄生参数分别进行仿真，确定不同布局版图对电路性能的影响，可以从电路版图布局和互连延迟的角度分析集成电路所受的影响。

主权项

一种基于版图变化改变互连延迟参数的集成电路分析方法，其特征在于，包括如下步骤：步骤一：将同一个集成电路分别设计成两个或两个以上不同布局的版图文件；步骤二：根据集成电路的制造工艺文件提取集成电路的工艺层文件；步骤三：利用步骤二中得到的工艺层文件，配合提取步骤一中得到的多个不同布局的版图文件的信息文件，分别进行集成电路版图寄生参数的净提取和集成电路互连延迟参数的提取；步骤四：根据步骤三所提取的参数分别进行门级电路仿真，测试多个不同布局的版图文件的集成电路的性能，获得不同布局的版图的集成电路的性能差异；步骤五：根据步骤四中得到的集成电路的性能差异，分析版图变化对集成电路的影响；步骤六：优化版图布局，优化电路性能。