| 主权项 |
1.一种包含至少两个记忆组之动态随机存取记忆体,每一该等记忆组包含被配置成若干列及行的若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该动态随机存取记忆体包含:第一切换装置,用以选择该等至少两个记忆组中之一记忆组;以及连接到该第一切换装置之第二切换装置,用以选择该等行中之一行,其中该第一及第二切换装置将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入所选择的该记忆组及所选择的该行所共用的各记忆单元,或自该等记忆单元读出资料。2.如申请专利范围第1项之动态随机存取记忆体,其中系由一记忆组行选择线控制该第一切换装置。3.如申请专利范围第2项之动态随机存取记忆体,其中系由一解码装置将该等至少两个记亿组中的第一记忆组之位址解码,而产生该记忆组行选择线信号。4.如申请专利范围第3项之动态随机存取记亿体,其中将该等至少两个记亿组中的一记忆组的位址解码之该解码装置亦解码与该记忆组位址无关的另一位址。5.如申请专利范围第3项之动态随机存取记忆体,其中系在沿着该等列的该等两个记忆组中之至少一个记忆组上垂直配置该记忆组行选择线。6.如申请专利范围第3项之动态随机存取记亿体,其中系在沿着该等行的该等两个记忆组中之至少一个记忆组上水平配置该记忆组行选择线。7.如申请专利范围第3项之动态随机存取记忆体,其中系由一整体行选择线控制该第二切换装置。8.如申请专利范围第7项之动态随机存取记忆体,其中系由一解码装置将该等行中的一行之位址解码,而产生该整体行选择线信号。9.如申请专利范围第7项之动态随机存取记亿体,其中系在沿着该等列的该等两个记忆组中之至少一个记忆组上垂直配置该整体行选择线。10.如申请专利范围第7项之动态随机存取记亿体,其中系在沿着该等行的该等两个记忆组中之至少一个记忆组上水平配置该整体行选择线。11.如申请专利范围第1项之动态随机存取记忆体,其中系自包含一NMOS装置及一PMOS装置的群中选择该第一及第二切换装置。12.如申请专利范围第11项之动态随机存取记亿体,其中形成该第一切换装置的该NMOS或PMOS装置具有一闸极,该闸极耦合到该记忆组行选择线。13.如申请专利范围第11项之动态随机存取记忆体,其中形成该第二切换装置的该NMOS或PMOS装置具有一闸极,该闸极系耦合到该整体行选择线。14.一种包含至少两个记忆组之动态随机存取记忆体,该等两个记忆组中之每一记忆组包含复数个区段,每一该等区段包含被配置成若干列及行的若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该动态随机存取记忆体包含:第一切换装置,用以选择该等至少两个记忆组中之一记忆组;连接到该第一切换装置之第二切换装置,用以选择该等行中之一行;以及连接到该第二切换装置之第三切换装置,用以选择该等至少两个记忆组的每一记忆组中的该等区段中之一个区段,其中该第一、第二、及第三切换装置将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入所选择的该记忆组及所选择的该行所共用的各记忆单元,或自该等记忆单元读出资料。15.如申请专利范围第14项之动态随机存取记忆体,其中系由一记忆组行选择线控制该第一切换装置。16.如申请专利范围第15项之动态随机存取记忆体,其中系由一解码装置将该等至少两个记忆组中的一记忆组之位址解码,而产生该记忆组行选择线信号。17.如申请专利范围第16项之动态随机存取记忆体,其中将该等至少两个记忆组中的一记忆组的位址解码之该解码装置亦解码与该记忆组位址无关的另一位址。18.如申请专利范围第16项之动态随机存取记忆体,其中系由一整体行选择线控制该第二切换装置。19.如申请专利范围第18项之动态随机存取记忆体,其中系由一解码装置将该等行中的一行之位址解码,而产生该整体选择线信号。20.如申请专利范围第14项之动态随机存取记忆体,其中系由一区段选择线控制该第三切换装置。21.如申请专利范围第20项之动态随机存取记忆体,其中系由一解码器将该等至少两个记忆组的每一记忆组内的该等区段中之一区段之位址解码,而产生该区段选择线信号。22.如申请专利范围第21项之动态随机存取记忆体,其中将该等区段中的一区段的位址解码之该解码器亦解码与该区段位址无关的另一位址。23.一种包含至少两个记忆组之动态随机存取记忆体,每一该等记忆组包含被配置成若干列及行的若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该动态随机存取记忆体包含:第一切换装置,用以选择至少该等至少两个记忆组的第一记忆组内该等行中之一行,并将该第一记忆组内的该等位元线中之一位元线耦合到该等资料线中之资料线;以及第二切换装置,用以选择该等至少两个记忆组的该第二记忆组内该等行中之一行,并将该第二记忆组内的该等位元线中之一位元线耦合到该等资料线中之一资料线,其中系由两个独立的行选择线控制该第一及第二切换装置,且其中该等两个行选择线中之第一行选择线系延伸到该等两个记忆组,且该等两个行选择择线中之第二行选择线系延伸到该等至少两个记忆组中之一记忆组。24.如申请专利范围第23项之动态随机存取记忆体,其中系由一第一解码器将该等至少两个记忆组中的一记忆组之位址解码,而产生该等两个独立行选择线信号中之第一行选择线信号,且系由一第二解码器将该等至少两个记忆组中的第二记忆组之位址解码,而产生该等两个独立行选择线信号中之第二行选择线信号。25.如申请专利范围第24项之动态随机存取记忆体,其中该等两个独立的行选择线系位于平行于该等至少两个记忆组上的该等行之处。26.如申请专利范围第24项之动态随机存取记忆体,其中该等两个独立的行选择线系位于垂直于该等至少两个记忆组上的该等行之处。27.如申请专利范围第24项之动态随机存取记忆体,其中该第一及第二解码器系位于相互邻近处。28.一种动态随机存取记忆体(DRAM),包含:至少两个记忆组,每一记忆组包含:至少一个区段,该区段包含被配置成若干列及行的复数个记忆单元,至少一个行线存取每一该等记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料;回应一列位址之列选择装置,用以选择一列的该等记忆单元,其中该等位元线自所选择的该等列记忆单元读出资料,或将资料写入该等记忆单元;以及行选择装置,用以选择该等行记忆单元,该装置系回应一行位址,该行选择装置包含:第一切换装置,用以将该等记忆组中的至少一个记忆组之一第一位址解码;以及连接到该第一切换装置之第二切换装置,用以将该等记忆组中的该等至少一个记忆组之一第二位址解码;其中该第一及第二切换装置将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入该等记忆单元,或自该等记忆单元读出资料。29.一种包含n个记忆组之动态随机存取记忆体,其中n是一个大于2的正整数,每一该等记忆组包含被配置成若干列及行之若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该动态随机存取记忆体包含:第一切换装置,用以选择该等n个记忆组中之一记忆组;以及连接到该第一切换装置之第二切换装置,用以选择该等行中之一行,其中该第一及第二切换装置将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入所选择的该记忆组及所选择的该行所共用的各记忆单元,或自该等记忆单元读出资料。30.一种包含至少两个记忆组之动态随机存取记忆体架构,每一该等记忆组包含被配置成若干列及行之若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该动态随机存取记忆体包含:第一切换装置,用以选择该等至少两个记忆组中之一记忆组;以及连接到该第一切换装置之第二切换装置,用以选择该等行中之一行,其中该第一及第二切换装置将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入所选择的该记忆组及所选择的该行所共用的各记忆单元,或自该等记忆单元读出资料。31.一种建构一个具有至少两个记忆组的动态随机存取记忆体之方法,每一该等记忆组包含被配置成若干列及行的若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该方法包含下列步骤:选择该等至少两个记忆组中之一记忆组;以及选择该等行中之一行,将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入所选择的该记忆组及所选择的该行所共用的各记忆单元,或自该等记忆单元读出资料。32.如申请专利范围第31项之方法,其中系由一第一切换装置控制所选择的该等至少两个记忆组,且系由一记忆组行选择线控制所选择的该等行,而一第二切换装置又控制了该记忆组行选择线。33.如申请专利范围第32项之方法,其中系由一解码装置将该等至少两个记忆组中的一记忆组之位址解码,而产生该记忆组行选择线信号。34.如申请专利范围第33项之方法,其中将该等至少两个记忆组中的一记忆组的位址解码之该解码装置亦解码与该记忆组位址无关的另一位址。35.如申请专利范围第33项之方法,其中系在沿着该等列的该等两个记忆组中之至少一个记忆组上垂直配置该记忆组行选择线。36.如申请专利范围第33项之方法,其中系在沿着该等行的该等两个记忆组中之至少一个记忆组上水平配置该记忆组行选择线。37.如申请专利范围第33项之方法,其中系由一整体行选择线控制该第二切换装置。38.如申请专利范围第37项之方法,其中系由一解码装置将该等行中的一行之位址解码,而产生该整体行选择线信号。39.如申请专利范围第37项之方法,其中系在沿着该等列的该等两个记忆组中之至少一个记忆组上垂直配置该整体行选择线。40.如申请专利范围第37项之方法,其中系在沿着该等行的该等两个记忆组中之至少一个记忆组上水平配置该整体行选择线。41.如申请专利范围第32项之方法,其中系自包含一NMOS装置及一PMOS装置的群中选择该第一及第二切换装置。42.如申请专利范围第41项之方法,其中形成该第一切换装置的该NMOS或PMOS装置具有一闸极,该闸极系耦合到该记忆组行选择线。43.如申请专利范围第41项之方法,其中形成该第二切换装置的该NMOS或PMOS装置具有一闸极,该闸极系耦合到该记忆组行选择线。44.一种建构一个具有至少两个记忆组的动态随机存取记忆体之方法,该等两个记忆组中之每一记忆组包含复数个区段,每一该等区段包含被配置成若干列及行的若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该方法包含下列步骤:选择该等至少两个记忆组中之一记忆组;选择该等行中之一行;以及选择该等至少两个记忆组的每一记忆组中的该等区段中之一个区段,将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入所选择的该记忆组及所选择的该行所共用的各记忆单元,或自该等记忆单元读出资料。45.如申请专利范围第44项之方法,其中系由一第一切换装置控制选择该等至少两个记忆组中的一个记忆组,且一记忆组行选择线又控制了该第一切换装置。46.如申请专利范围第45项之方法,其中系由一解码装置将该等至少两个记忆组中的一记忆组之位址解码,而产生该记忆组行选择线信号。47.如申请专利范围第46项之方法,其中将该等至少两个记忆组中的一记忆组的位址解码之该解码装置亦解码与该记忆组位址无关的另一位址。48.如申请专利范围第46项之方法,其中系由一第二切换装置控制选择该等行中之一行,且一整体行选择线又控制了该第二切换装置。49.如申请专利范围第48项之方法,其中系由一解码器将该等行中的一行之位址解码,而产生该整体行选择线信号。50.如申请专利范围第44项之方法,其中系由一第三切换装置控制选择每一该等至少两个记忆组的该等区段的一个区段之该步骤,且一区段选择线又控制了该第三切换装置。51.如申请专利范围第50项之方法,其中系由一解码器将该等至少两个记忆组的每一记忆组内的该区段中之一区段之位址解码,而产生该区段选择线信号。52.如申请专利范围第51项之方法,其中将该等区段中的一区段的位址解码之该解码器亦解码与该区段位址无关的另一位址。53.一种建构一个具有至少两个记忆组的动态随机存取记忆体之方法,每一该等记忆组包含被配置成若干列及行的若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该方法包含下列步骤:选择至少该等至少两个记忆组的第一记忆组内该等行中之一行,并将该第一记忆组内的该等位元线中之一位元线耦合到该等资料线中之资料线;以及选择该等至少两个记忆组的该第二记忆组内该等行中之一行,并将该第二记忆组内的该等位元线中之一位元线耦合到该等资料线中之一资料线,其中系由两个独立的行选择线控制该等选择,且其中该等两个行选择线中之第一行选择线系延伸到该等两个记忆组,且该等两个行选择线中之第二行选择线系延伸到该等至少两个记忆组中之一记忆组。54.如申请专利范围第53项之方法,其中系由一第一解码器将该等至少两个记忆组中的一记忆组之位址解码,而产生该等两个独立行选择线信号中之第一行选择线信号,且系由一第二解码器将该等至少两个记忆组中的第二记忆组之位址解码,而产生该等两个独立行选择线信号中之第二行选择线信号。55.如申请专利范围第54项之方法,其中该等两个独立的行选择线系位于平行于该等至少两个记忆组上的该等行之处。56.如申请专利范围第54项之方法,其中该等两个独立的行选择线系位于垂直于该等至少两个记忆组上的该等行之处。57.如申请专利范围第54项之方法,其中该第一及第二解码器系位于相互邻近处。58.一种建构一个动态随机存取记忆体(DRAM)之方法,该方法包含下列步骤:提供至少两个记忆组,每一记忆组包含:至少一个区段,该区段包含被配置成若干列及行的复数个记忆单元,至少一个行线存取每一该等记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料;选择一列的该等记忆单元,其中该等位元线自所选择的该等列记忆单元读出资料,或将资料写入该等列记忆单元;以及选择一行的记忆单元,该行选择步骤包含下列步骤:将该等记忆组中的至少一个记忆组之一第一位址解码;以及将该等记忆组中的该等至少一个记忆组之一第二位址解码,将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入该等记忆单元,或自该等记忆单元读出资料。59.一种建构一个具有n个记忆组的动态随机存取记忆体之方法,其中n是一个大于2的正整数,每一该等记忆组包含被配置成若干列及行之若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该方法包含下列步骤:选择该等n个记忆组中之一记忆组;以及选择该等行中之一行,将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入所选择的该记忆组及所选择的该行所共用的各记忆单元,或自该等记忆单元读出资料。60.一种建立一个包含至少两个记忆组的动态随机存取记忆体架构之方法,每一该等记忆组包含被配置成若干列及行之若干记忆单元,该等记忆单元储存由至少一个位元线及至少一个资料线提供的资料,该方法包含下列步骤:选择该等至少两个记忆组中之一记忆组;以及选择该等行中之一行,将该等位元线中之一位元线耦合到该等资料线中之一资料线,而将资料写入所选择的该记忆组及所选择的该行所共用的各记忆单元,或自该等记忆单元读出资料。图式简单说明:第一图a是一习用技术单记忆组256百万位元DRAM之示意图,该DRAM包含沿着行方向被分成十六个1百万位元分段及其对应的位元线对;第一图b是用于单记忆组DRAM的一习用技术CSL架构之详图,图中示出十六个64千位元阵列中代表两个区段A及B的两个阵列。第一图c示出一习用技术的CSL架构,该CSL架构具有分别控制记忆组A及B的一多记忆组DRAM之两个独立全行解码器。第一图d是一DRAM晶片的一习用技术合并记忆组架构(MBA)之示意图。第二图是根据本发明第一实施例的可适用于一个16百万位元单元内的四个记忆组的一阶层式CLS架构之示意图,其中系以垂直方式分配各记忆组CSL;第三图是根据本发明第二实施例的可适用于一个16百万位元单元内的四个记忆组的一阶层式CLS架构之示意图,其中系以水平方式分配各记忆组CSL;以及第四图是根据本发明第三实施例的可适用于一个16百万位元单元内的四个记忆组的一CLS架构之示意图,其中完全不需要整体CLS,且每一对应记忆组内的所有记忆组CSL系相互独立动作。 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