| 主权项 |
1.一种具有更新形态记忆体细胞阵列的半导体记忆体装置,此装置包含:一位址缓冲器在读/写动作期间内接收外部位址资讯并产生内部位址信号;一写入位址暂存器在一外部写入动作期间储存由位址缓冲器接收的内部位址信号,并输出此储存的内部位址信号做为写入位址信号直到下一个写入动作;一更新电路来在更新动作期间内产生更新动作要求并产生更新位址信号来更新记忆体细胞阵列的记忆体细胞;一控制电路来产生内部的控制信号,内部控制信号包含在脉波读取动作期间产生的一读取选择信号,在脉波写入动作期间产生的写入选择信号以及在更新动作期间产生的一更新选择信号,以及每个外部读/写动作的存取子间隔内产生更新阻断信号来禁能更新动作要求,在该期间内装置执行脉波的读取或写入动作;一位址多工器未选择内部位址信号,写入位址信号及更新位址信号中的一个做为阵列位址信号,根据内部控制信号;列与行解码器来定址记忆体细胞阵列中的一或多个细胞,根据阵列位址信号;一资料输入暂存器来储存在外部写入动作期间内接收的资料输入资讯,直到下一个外部写入动作;一比较器来在读取动作期间比较内部位址信号与写入位址信号;以及一资料输出多工器来在读取动作期间选择储存在资料输入暂存器中的资料输入资讯,或是从记忆体细胞阵列中的一或多个细胞输出的资料,根据比较器的输出信号,其中资料输出多工器选择储存在资料输入暂存器中的资料输入资讯,当内部位址信号匹配写入位址信号时,否则会选择来自记忆体细胞的资料。2.如申请专利范围第1项的半导体记忆体装置,其中在第一外部写入动作期间内接收的写入位址及资料资讯直到下一个外部写入动作才写入到对应于写入位址的记忆体细胞中。3.如申请专利范围第1项的半导体记忆体装置,其中此记忆体细胞阵列包含字线及位元线,每个记忆体细胞连结到一字线及位元线,其中列解码器藉由致能一字线定址此记忆体细胞阵列,以及其中此行解码器藉由效能一或多行选择线定址记忆体细胞阵列,每一行选择线连结到选定的位元线,其中致能一字线或行选择线包含产生一脉波致能信号在该线上。4.如申请专利范围第1项的半导体记忆体装置,其中更新阻断信号是在检测到外部读/写命令信号转变时产生的。5.如申请专利范围第1项的半导体记忆体装置,其中更新动作在更新动作要求在外部读写命令信号转变前输入时致能的,并且在更新动作要求在读/写存取子间隔期间输入时禁能一段时间期间。6.如申请专利范围第1项的半导体记忆体装置,其中更新动作在更新动作要求于一存取子间隔外输入时致能,以及其中当更新动作要求在存取子间隔期间输入时更新动作延迟到存取子间隔结束后。7.一种半导体记忆体装置,其有包含需要更新储存资料记忆体细胞之记忆体细胞阵列,此半导体记忆体装置包含:一控制电路在每个外部读取或写入动作的存取子间隔内产生更新阻断信号同时此装置执行此记忆体细胞阵列的一脉波存取,以及另外的藉由产生更新动作信号回应于更新动作要求;以及一稍后写入电路来在目前写入动作的存取子间隔期间写入在先前外部写入动作期间接收的资料到记忆体细胞阵列,以及储存在目前写入动作期间接收到的资料直到接下来的写入动作。8.如申请专利范围第7项的半导体记忆体装置,其中更新阻断信号延迟在一存取自间隔期间接收的更新动作要求直到此存取子间隔结束之后。9.如申请专利范围第7项的半导体记忆体装置,其中存取子间隔的期间系决定为一个脉波更新动作所需要的近似更新存取时间与此记忆体细胞阵列的一脉波存取所需要的近似读/写存取时间的总和。10.如申请专利范围第7项的半导体记忆体装置,其中此更新阻断信号在一外部读取动作期间内检测到外部读取命令转变时以及在一外部写入动作期间内检测到外部写入命令转变时产生。11.如申请专利范围第10项的半导体记忆体装置,其中外部写入命令信号的转变为此装置被选择时外部写入致能信号的一或多个转变所指示的一事件,在外部写入致能设定时外部晶片选择信号的转变,以及此装置同时被选择及写入效能时外部定址信号的转变。12.如申请专利范围第10项的半导体记忆体装置,其中一更新动作在更新动作要求是在外部读/写命令信号转变之前输入时致能,并在更新动作要求是在读/写存取子间隔期间内输入时禁能一段时间期间。13.如申请专利范围第7项的半导体记忆体装置,其中更新动作在更新动作要求是在存取子间隔外输入时致能,以及其中当更新动作要求在存取子间隔期间内输入时更新动作延迟到存取子间隔结束之后。14.一种操作具有更新形态记忆体细胞阵列及更新电路的半导体记忆体装置的方法,此方法包含:当目前的写入动作是外部要求的,启动一脉波写入动作以便写入之前储存在资料输入暂存器的资料到先前储存在写入位址暂存器中的一细胞阵列位址,储存在目前写入动作期间接收的写入位址到此写入位址暂存器,以及储存在目前写入动作期间接收的资料到资料输入暂存器;当读取动作是外部要求的,启动此在对应到读取动作期间接收的读取位址的阵列位址上的记忆体细胞阵列脉波读取动作,将读取位址与储存在写入位址暂存器中的位址比较,以及当位址匹配时,选择储存在资料输入暂存器中的资料做为输出,否则的话选择脉波读取动作所传回的资料做为输出;当一更新动作要求在外部的读/写动作要求之前,启动一脉波的更新动作并在完成此外部读写动作要求的脉波读/写动作之前完成该脉波的更新动作;当更新动作要求发生在脉波读/写动作期间,在完成此脉波读/写动作之后启动一脉波更新动作;以及当一更新动作要求发生在外部的读/写动作期间但是在外部读/写动作期间启动的脉波读/写动作完成之后,在此更新要求的时间启动一脉波的更新动作。15.如申请专利范围第14项的方法,其中每个脉波的读取动作包含一更新子间隔,期间一更新动作是在目前要求的读取动作可完成前要求的。16.如申请专利范围第14项的方法,其中脉波的写入动作包含一够长到让在目前要求的写入动作之前要求的更新动作完成的更新子间隔长度。17.如申请专利范围第16项的方法,其中更新子间隔的期间随着先前要求的更新动作时序而变化,从没有未定更新动作的最小期间到可以让未定更新动作完成的最大期间。18.一种操作具有更新形态记忆体细胞阵列及更新电路的半导体记忆体装置的方法,此方法包含:在第一外部写入周期内,储存在此写入周期期间内接收的写入位址在一写入位址暂存器以及储存在写入周期内接收到的输入资料在一资料输入暂存器中;在较后的外部写入周期内,启动一脉波的写入动作来储存来自资料输入暂存器的输入资料到在对应到储存在写入位址暂存器中之写入位址的记忆体细胞阵列;当一更新动作要求在外部的写入周期之前,启动一脉波的更新动作并在该外部写入周期内完成一脉波的写入动作之前完成该脉波的更新动作;当更新动作要求发生在脉波写入动作期间,在完成此脉波写入动作之后启动一脉波更新动作;以及当一更新动作要求发生在外部的写入周期内但是在外部写入周期启动的脉波写入动作完成之后,在此更新要求的时间启动一脉波的更新动作。19.如申请专利范围第18项的方法,其中脉波写入动作在一信号通知外部写入周期开始的写入命令信号转变时启动。20.如申请专利范围第19项的方法,其中脉波写入动作包含一够长到让在目前要求的写入命令信号转变之前要求的更新动作完成的更新子间隔长度。21.如申请专利范围第18项的方法,其中写入位址在信号通知外部写入周期结束的写入命令信号转变时储存在写入位址暂存器中。22.如申请专利范围第18项的方法,其中输入资料在信号通知外部写入周期结束的写入命令信号转变时储存在资输入暂存器中。23.一种具有更新形态记忆体细胞阵列及更新电路的半导体记忆体装置,此装置包含:一资料输入暂存器;一写入位址暂存器;写入电路装置来在一外部要求的目前写入动作期间启动具一设定期间的脉波写入动作,以便写入之前储存在资料输入暂存器中的资料到之前储存在写入位址暂存器中的细胞阵列位址,储存在目前写入动作期间接收的写入位址到写入位址暂存器,以及储存在目前写入动作期间内接收的资料到资料输入暂存器;读取电器装置来在外部要求的读取动作期间启动一有设定期间的脉波读取动作,将读取动作用的读取位址与储存在写入位址暂存器中的位址比较,而当位址匹配时,选择储存在资料输入暂存器中的资料,否则的话选择储存在对应于读取位址的细胞阵列位址上的资料;以及控制电路装置来产生脉波写入动作,脉波读取动作及脉波更新动作时序信号,以及在脉波写入动作及脉波读取动作期间禁能来自更新电路的更新动作要求。24.如申请专利范围第23项的半导体记忆体装置,其中此写入电路装置包含一写入致能缓冲器电路来信号通知脉波写入动作的开始,回应于外部写入命令信号的前端边缘,以及操作资料输入暂存器以及写入位址暂存器来回应于外部写入命令信号的尾端边缘。25.如申请专利范围第23项的半导体记忆体装置,其中此读取电路装置包含一位址转变俭测器来在新的读取位址出现在外部装置界面时产生脉波信号,一比较器将新的读取位址与写入位址暂存器内容比较并在位址匹配时设定旁通信号,以及一资料输出多工器来在旁通信号设定时选择资料输入暂存器内容以及在旁通信号为解设定时选择目前细胞阵列的输出。26.如申请专利范围第23项的半导体记忆体装置,其中此控制电路装置包含一脉波控制电路产生脉波读取动作的时序控制信号,回应于来自读取电路装置的启动信号,产生脉波写入动作的时序控制信号,回应于来自写入电路装置的启动信号,产生脉波更新动作的时序控制信号,回应于来自更新电路的启动信号,以及在脉波读取动作及脉波写入动作期间设定更新动作禁能信号到更新电路。27.一种具有更新形态记忆体细胞阵列及更新电路的半导体记忆体装置,此装置包含:一写入位址暂存器来储存来自目前外部写入动作的写入位址直到脉波写入动作发生在目前外部写入动作结束后的某段时间;一资料输入暂存器来储存来自目前外部写入动作的输入资料直到脉波写入动作发生;一读/写脉波控制电路来产生脉波读取动作、脉波写入动作及脉波更新动作的时序控制信号,以及在脉波读取及写入动作期间产生更新动作禁能信号,脉波写入动作的时序控制信号启动储存在资料输入暂存器中之输入资料的稍后写入在对应于储存在写入位址暂存器中的记忆体细胞阵列位址上;一位址多工器未选择更新位址、外部输入位址及来自写入位址暂存器的写入位址中的一个做为记忆体细胞阵列的输入位址,回应于读/写脉波控制电路产生的时序控制信号;一位址比较器来将外部输入位址与储存在写入位址暂存器中的位址做比较;以及一资料输出多工器未选择在外部读取动作期间的装置输出,储存在资料输入暂存器的输入资料以及自对应到外部输入位址的记忆体细胞阵列位址读出的资料,此选择回应于位址比较器所执行的比较。28.如申请专利范围第27项的半导体记忆体装置,其中稍后写入动作将来自目前外部写入动作的输入资料写到对应到来自目前外部写入动作的写入位址之记忆体细胞阵列位址,其脉波写入动作发生在下一个外部写入动作。29.如申请专利范围第27项的半导体记忆体装置,其中每个脉波读取动作及脉波写入动作包含一起始的延迟来允许任何在脉波读取动作或写入动作启动之前要求的更新动作的完成。30.如申请专利范围第29项的半导体装置,其中起始延迟的期间介于最小期间,当没有要求任何更新动作或进行中,到够长到足以完成在脉波读取动作或写入动作起始之前要求的最大期间。31.如申请专利范围第27项的半导体记忆体装置,其中更新动作在更新动作禁能信号解设定的任何时间上被允许。32.如申请专利范围第27项的半导体记忆体装置,其中写入位址储存在外部写入命令信号的尾端边缘上写入位址暂存器中。33.如申请专利范围第27项的半导体记忆体装置,其中的写入位址在下面外部写入命令信号的前端边缘的设定延迟之后储存在写入位址暂存器。34.如申请专利范围第27项的半导体记忆体装置,其中输入资料在外部写入命令信号的尾端边缘上储存在资料输入暂存器中。35.如申请专利范围第27项的半导体记忆体装置,其中此写入位址暂存器及资料输入暂存器每一个包含多级的暂存器,每个较低阶的级有下一级,提供输入到下一级,其中每个写入位址暂存器级的位址比较器包含比较器级,每个比较器级将外部输入位址与储存在其指定写入位址暂存器级中的位址比较,而其中资料输出多工器在没有比较器级指示出位址匹配时选择从记忆体细胞阵列读出的其中一资料,以及否则的话是从储存在对应到指示出位址匹配之最低阶比较器级的资料输入暂存器级的输入资料。图式简单说明:图1.2及3为先前技艺之DRAM动作的时序图;图4A及4B为显示本发明之具体实例的方块图;图5为说明本发明一具体实例中读取动作的时序图;图6为说明本发明一具体实例中写入动作的时序图;图7为说明本发明一具体实例中旁通读取动作的时序图;图8包含可用在本发明一具体实例中的读取/写入脉冲控制电路的方块图;图9包含图8电路一部份之替代设计的方块图;以及图10A及10B包含本发明一替代具体实例的方块图。 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