一种FPGA可编程逻辑单元的测试与定位方法

摘要

本发明公开了一种FPGA可编程逻辑单元的测试与定位方法，该方法包括如下步骤：(1)排列、配置FPGA逻辑单元；(2)初始化FPGA单元中的CLB模块；(3)测试定位出错的CLB模块。本发明的技术方案减少了测试CLB过程中的配置次数10倍之多，大大提高CLB测试效率；同时在保证CLB测试覆盖率的前提下，通过产生规则布局的CLB阵列，实现了FPGA中CLB单元测试过程中的错误定位。

主权项

一种FPGA可编程逻辑单元的测试与定位方法，其特征在于，该方法包括如下步骤：(1)排列、配置FPGA逻辑单元；具体排列配置方法为：将被测FPGA的CLB模块并联布局成多个一维CLB阵列，所有CLB中的F‑LUT和DFF模块配置成为移位串行链，其输入信号是FPGA中所有F‑LUT的F1‑F3的公共输入端，为并行输入信号；F‑LUT的F4为串行输入端口，每行CLB第1个CLB的F4接输入信号端口，其他的CLB单元的F4端口接前一个CLB的DFF输出信号Y1；每行CLB第1个CLB的c1接该CLB中F‑LUT的输出YC，其他的CLB单元的c1端口接前该CLB的F‑LUT输出信号Yc；每个DFF的clk端并接时钟信号；(2)初始化FPGA单元中的CLB模块；(3)测试定位出错的CLB模块；其步骤为：CLB的F4和F1‑F3公共输入端输入测试向量，通过时钟信号，把输入的测试向量在CLB间顺序传递，根据输出信号与时钟之间的对应关系以及测试向量方案，标识并去除出错的CLB，重新循环测试与定位，直至所有的CLB单元完成测试。