| 主权项 |
一种可控制停滞时间(dead-time)之缓冲控制电路，其包含：一输入端，用来接收一控制讯号；一第一输出端，用来输出一第一开关讯号；一第二输出端，用来输出一第二开关讯号；一上升停滞时间锁定电路，包含：一第一逻辑元件，用来依据该控制讯号提供一第一脉冲讯号；一第一开关，用来依据一第二脉冲讯号控制该第二开关讯号之波形上升边缘(rising edge)；一第二开关，用来依据该控制讯号控制该第二开关讯号之波形下降边缘(falling edge)；以及一下降停滞时间锁定电路，包含：一第二逻辑元件，用来依据该控制讯号提供该第二脉冲讯号；一第三开关，用来依据该第一脉冲讯号控制该第一开关讯号之波形下降边缘；以及一第四开关，用来依据该控制讯号控制该第一开关讯号之波形上升边缘。如请求项1所述之缓冲控制电路，其中：该第一开关包含：一第一端；一第二端；以及一控制端；且该第二开关包含：一第一端，耦接于一第一电位；一第二端，耦接于该第一开关之第一端；以及一控制端，耦接于该缓冲控制电路之输入端。如请求项2所述之缓冲控制电路，其中该上升停滞时间锁定电路另包含：一第五开关，包含：一第一端，耦接于一第二电位；一第二端，耦接于该第一开关之控制端；以及一控制端，耦接于该第二逻辑元件以接收该第二脉冲讯号。如请求项3所述之缓冲控制电路，其中该第一和第二电位具相同电位。如请求项1所述之缓冲控制电路，其中该上升停滞时间锁定电路另包含：一第六开关，包含：一第一端，耦接于该第一开关之控制端；一第二端，耦接于一第三电位；以及一控制端，耦接于该第一开关之第二端。如请求项5所述之缓冲控制电路，其中该第三电位低于该第一电位。如请求项5所述之缓冲控制电路，其中该上升停滞时间锁定电路另包含：一第一反向器，耦接于该缓冲控制电路之输入端和该第一开关之第二端之间。如请求项2所述之缓冲控制电路，其中该上升停滞时间锁定电路另包含：一第二反向器，耦接于该缓冲控制电路之第二输出端和该第二开关之第二端之间。如请求项2所述之缓冲控制电路，其中该第一逻辑元件包含：一第一输入端，耦接于该第一开关之第二端；一第二输入端，耦接于该缓冲控制电路之输入端；以及一输出端，用来输出该第一脉冲讯号。如请求项9所述之缓冲控制电路，其中该第一逻辑元件包含一反或闸(NOR gate)。如请求项1所述之缓冲控制电路，其中：该第三开关包含：一第一端；一第二端；以及一控制端；且该第四开关包含：一第一端，耦接于该第三开关之第二端；一第二端，耦接于一第四电位；以及一控制端，耦接于该缓冲控制电路之输入端。如请求项11所述之缓冲控制电路，其中该下降停滞时间锁定电路另包含：一第七开关，包含：一第一端，耦接于该第三开关之控制端；一第二端，耦接于一第五电位；以及一控制端，耦接于该第一逻辑元件以接收该第一脉冲讯号。如请求项12所述之缓冲控制电路，其中该第四和第五电位具相同电位。如请求项11所述之缓冲控制电路，其中该下降停滞时间锁定电路另包含：一第八开关，包含：一第一端，耦接于一第六电位；一第二端，耦接于该第三开关之控制端；以及一控制端，耦接于该第三开关之第一端。如请求项14所述之缓冲控制电路，其中该第六电位高于该第四电位。如请求项14所述之缓冲控制电路，其中该下降停滞时间锁定电路另包含：一第三反向器，耦接于该缓冲控制电路之输入端和该第三开关之第一端之间。如请求项11所述之缓冲控制电路，其中该下降停滞时间锁定电路另包含：一第四反向器，耦接于该缓冲控制电路之第一输出端和该第四开关之第一端之间。如请求项11所述之缓冲控制电路，其中该第二逻辑元件包含：一第一输入端，耦接于该第三开关之第一端；一第二输入端，耦接于该缓冲控制电路之输入端；以及一输出端，用来输出该第二脉冲讯号。如请求项18所述之缓冲控制电路，其中该第二逻辑元件包含一反及闸(NAND gate)。如请求项1所述之缓冲控制电路，其中该第一和第四开关包含N型金属氧化物半导体场效电晶体(n-type metal oxide semiconductor field effect transistor,N-MOSFET)，且该第二和第三开关包含P型金属氧化物半导体场效电晶体(p-type metal oxide semiconductor field effect transistor,P-MOSFET)。 |
