晶片区域最佳化衬垫

摘要

一种最佳化半导体晶片衬垫组态。该衬垫在每一边上具有数目N个接脚之一晶片中包括一衬垫电路区域Ap、一第一尺寸x及一第二尺寸y。该等接脚包括一纵轴，且该晶片包括长度Lc之一晶片核心。该方法包括：藉由将该长度Lc除以该N来确定该第一尺寸x；藉由将该衬垫电路区域Ap除以将该长度Lc除以该N所得到的一结果来确定该第二尺寸y；及产生一包括纵轴平行于该晶片核心而定位之接脚的半导体区域衬垫。基于该第一尺寸x及该第二尺寸y来设计该晶片中的电路之一堆叠以使其装配于该衬垫中。

主权项

一种最佳化一半导体晶片衬垫组态之方法，其中在每一边上具有数目N个接脚之晶片中，该衬垫包含一衬垫电路区域Ap、一第一尺寸x及一第二尺寸y，其中该等接脚包含一纵轴，且其中该晶片包含长度Lc之一晶片核心，该方法包含：藉由将该长度Lc除以该N来确定该第一尺寸x；藉由将该衬垫电路区域Ap除以将该长度Lc除以该N所得到的一结果来确定该第二尺寸y；及产生一包含该纵轴平行于该晶片核心而定位之接脚的半导体区域衬垫。如申请专利范围第1项之方法，其进一步包含基于该第一尺寸x及该第二尺寸y来设计该晶片中的电路之堆叠以装配于该衬垫中。如申请专利范围第1项之方法，其中该衬垫包含一等于该晶片核心之约1/6宽度的长度，且其中该衬垫包含一等于该晶片核心之约1/6长度的长度。如申请专利范围第1项之方法，其中该衬垫包含一长度等于该晶片核心之约1/16长度的静电放电(ESD)单元，且其中该衬垫包含一长度等于该晶片核心之约1/16宽度的静电放电(ESD)单元。如申请专利范围第1项之方法，其中该第一尺寸x系在一垂直于该晶片核心之方向上。如申请专利范围第5项之方法，其中该第二尺寸y系在一平行于该晶片核心之方向上。如申请专利范围第1项之方法，其进一步包含在一手持式装置中产生该半导体晶片衬垫组态。一种积体电路，其包含：长度Lc之一半导体核心；该核心之复数条边，其各自具有数目N个接脚；及复数个半导体区域晶片衬垫，其中每一衬垫包含：一第一尺寸x，其藉由将该长度Lc除以该N来确定；及一第二尺寸y，其藉由将该衬垫之一区域Ap除以将该长度Lc除以该N所得到的一结果来确定，电路之堆叠，其基于该第一尺寸x及该第二尺寸y而装配于该衬垫中，其中该等接脚包含一平行于该半导体核心而定位之纵轴。如申请专利范围第8项之积体电路，其中该衬垫包含一等于该晶片核心之约1/6宽度的长度，且其中该衬垫包含一等于该晶片核心之约1/6长度的长度。如申请专利范围第8项之积体电路，其中该衬垫包含一长度等于该晶片核心之约1/16长度的静电放电(ESD)单元，且其中该衬垫包含一长度等于该晶片核心之约1/16宽度的静电放电(ESD)单元。如申请专利范围第8项之积体电路，其中该第一尺寸x系在一垂直于该半导体核心之方向上。如申请专利范围第11项之积体电路，其中该第二尺寸y系在一平行于该半导体核心之方向上。一种具有一区域Ap之半导体区域最佳化积体电路晶片衬垫，其安装于每一边上具有数目N个接脚之一晶片中，其中该晶片包含长度Lc之一半导体核心，该半导体区域最佳化衬垫包含：一第一尺寸x，其藉由将该长度Lc除以该N来确定；及一第二尺寸y，其藉由将该半导体区域最佳化衬垫之该区域Ap除以将该长度Lc除以该N所得到的一结果来确定，其中该等接脚包含一平行于该半导体核心而定位之纵轴。如申请专利范围第13项之晶片衬垫，其中该晶片进一步包含基于该第一尺寸x及该第二尺寸y而装配于该半导体区域最佳化衬垫中的电路之堆叠。如申请专利范围第13项之晶片衬垫，其中该第一尺寸x系在一垂直于该半导体核心之方向上。如申请专利范围第15项之晶片衬垫，其中该第二尺寸y系在一平行于该半导体核心之方向上。如申请专利范围第13项之晶片衬垫，其中该衬垫包含一等于该半导体核心之约1/6宽度的长度。如申请专利范围第13项之晶片衬垫，其中该衬垫包含一等于该半导体核心之约1/6长度的长度。如申请专利范围第13项之晶片衬垫，其中该衬垫包含一长度等于该半导体核心之约1/16长度的静电放电(ESD)单元。如申请专利范围第13项之晶片衬垫，其中该衬垫包含一长度等于该半导体核心之约1/16宽度的静电放电(ESD)单元。