发明名称 应力测试方法和测试装置
摘要 本发明涉及一种应力测试方法和测试装置。提供了在使用晶片级测试设备时以快速而简化的方式获得晶片级统计数据的系统和方法。所述系统和方法对给定芯片上的所有DUT执行并行施加应力以缩短施加应力时间,然后允许单独测试该芯片上的每个DUT,同时使该芯片上的其他DUT处于应力之下以避免任何松弛。在一个应用中,所获得的统计数据使能分析晶体管器件的负偏压温度不稳定性(NBTI)现象。尽管由于NBTI在器件变窄时的已知行为而使获得统计数据对NBTI更重要,但是所述结构和方法在进行较小适当调整的情况下可用于针对许多技术可靠性机制对多个DUT施加应力。
申请公布号 CN101923141B 申请公布日期 2012.11.21
申请号 CN201010198524.8 申请日期 2010.06.07
申请人 国际商业机器公司 发明人 K·B·阿加瓦尔;N·哈比布;J·D·海斯;J·G·麦西;A·W·斯特朗
分类号 G01R31/28(2006.01)I;G01R31/26(2006.01)I 主分类号 G01R31/28(2006.01)I
代理机构 北京市中咨律师事务所 11247 代理人 于静;杨晓光
主权项 一种用于测试在半导体晶片内形成的多个晶体管器件的特性的测试装置,所述测试装置包括:一个或多个第一导体,其通过允许或阻止信号传导到所述多个晶体管器件中的每个晶体管器件的第一端子的一个或多个第一开关器件而与所述第一端子相连;一个或多个第二导体,其通过允许或阻止信号传导到所述多个晶体管器件中的每个晶体管器件的第二端子的一个或多个第二开关器件而与所述第二端子相连;一个或多个第三导体,其通过允许或阻止信号传导到所述多个晶体管器件中的每个晶体管器件的第三端子的一个或多个第三开关器件而与所述第三端子相连;以及在所述晶片中配置的控制电路,其用于生成信号以同时控制所述一个或多个第一开关器件、所述一个或多个第二开关器件以及所述一个或多个第三开关器件的激活,以使得信号能够在预定时间和以预定持续时间在相应的每个所述第一、第二和第三端子处传导到每个所述晶体管器件,所述信号提供用于在所述多个晶体管器件中的每个晶体管器件处施加应力的配置;以及所述控制电路被配置为在预定时间生成另一局部信号,所述局部信号用于选择所述多个晶体管器件中的一个特定晶体管器件,并使能经由所施加的信号将选定晶体管器件局部配置为一个或多个状态以获得特性数据,其中,所述控制电路被配置为使能收集所述选定晶体管器件处的特性数据,与此同时对所述多个晶体管器件中的其余晶体管器件同时施加应力。
地址 美国纽约