一种节点互连系统链路检测电路的设计与FPGA实现方法

摘要

本发明提供一种节点互连系统链路检测电路的设计与FPGA实现方法，充分考虑互联CPU的结构对传输链路物理特性的影响，采用模拟电路实现的方法，配置链路传输的电压摆幅特性，实现互联CPU传输链路的检测，实现过程中设计原理以及结构实现包括：发送端检测电路的原理实现，接收端检测电路的原理实现，检测电路原理仿真验证，检测电路FPGA实现，检测电路FPGA调试和FPGA平台硬件链路故障设置调试。

主权项

一种节点互连系统链路检测电路的设计与FPGA实现方法，其特征在于，采用模拟电路的方法，配置链路传输的电压摆幅特性，实现互联CPU传输链路的检测，内容包括：1)发送端检测电路；2)接收端检测电路；3)检测电路原理仿真验证；4)检测电路FPGA；5)检测电路FPGA调试；6)FPGA平台硬件链路故障设置调试；7)兀余时钟链路故障替换设置；8)数据链路宽度动态调节，具体步骤如下：1)发送端检测电路，发送方向上采用隔值电容隔离发送端上拉电阻对差分传输链路电压摆幅的影响，当传输链路上置高电平或者被接收端拉低为低电平时，发送端的上拉电阻不会对链路电压摆幅产生影响；当系统上电时，一对IO置差分链路至高电平，另一端利用RocketIO模块的下拉特性将差分链路的高电平拉低，此时另一对IO检测差分链路上的电平信号，若差分链路上的电平信号恒为高，则接收端RocketIO模块硬件线路发生故障；若差分链路上电平信号恒为低，则发送端普通10硬件线路发生故障；若差分链路上的电平信号从高至低，则证明传输链路连接正常，2)接收端检测电路，采用Xilinx RocketIO模块的下拉特性，通过配置RocketIO模块可编程电阻参数，实现链路的电平拉低检测；接收方向的检测电路设计则采用发送端的上拉电阻置差分链路为高电平，当系统上电时，上拉电阻置差分链路为高电平，同样通过配置对方RocketIO模块下拉电阻实现差分链路从高电平拉低到低电平；3)检测电路原理仿真验证，采用软件仿真模型，通过仿真验证检测电路实现原理的正确性；在软件仿真环境下采用软件仿真模型模拟检测电路，使软件仿真中的检测电路行为符合设计要求，为软件平台的系统功能验证提供可靠的保证；4)检测电路FPGA，是将发送端以及接收端检测电路完成FPGA实现，基于XilinxVirtex‑5系列FPGA芯片以及其它IO实现检测电路的FPGA实现；5)检测电路FPGA调试，是根据模型CPU的结构特征，配置链路特性，调试检测电路FPGA系统，达到符合设计目的的要求；6)FPGA平台硬件链路故障设置调试，是在链路检测电路FPGA实现的基础上，通过设置链路故障，调试检测电路动态检测故障并且通过冗余设计修复故障的特性；7)兀余时钟链路故障替换设置，是通过设计中增加冗余的时钟链路实现的， 将数据链路中间位置增加一至两条冗余的时钟链路，考虑设计的难度、硬件成本以及硬件制造工艺的优劣程度，确定冗余时钟链路的数量，当默认时钟链路硬件传输发生故障时，动态启动冗余设计时钟链路，大大增加了设计的可靠性；8)数据链路宽度动态调节，是采用链路宽度调试实现的，当传输链路中某一条或者某几条数据链路发生传输故障时，数据链路能动态调节到1/2的传输宽度或者1/4的传输宽度，链路宽度调节的确定同样需要考虑设计难度、硬件成本以及硬件制造工艺的影响，通过综合考虑确定设计。