| 摘要 |
Un procedimiento de variación de la frecuencia de una salida (280, 540) de reloj de un bucle de sincronizaciónde fase PLL (140, 200, 500, 800) que incluye un detector (210) de fase que tiene un puerto de entrada dereferencia para una señal (145, 203) de referencia y un puerto de entrada de retroacción para una señal (207)de retroacción, que comprende:acoplar una salida de un primer complejo (240A) de osciladores a la salida (280, 540) de reloj del PLL paraimpulsar la salida (280, 540) de reloj, estando desacoplada la salida del primer complejo (240A) deosciladores de una vía de retroacción del PLL, estando conectada dicha vía de retroacción al puerto deentrada de retroacción del detector (210) de fase y siendo operable para sincronizar la salida (280, 540) dereloj en fase con la señal (145, 203) de referencia;introducir (1210, 1310, 1410) en la lógica (260, 560) de control del PLL una frecuencia deseada en la quedebería operar la salida (280, 540) de reloj del PLL;encender (1230, 1450) un segundo complejo (240B) de osciladores;controlar digitalmente (1240, 1330, 1460) el segundo complejo (240B) de osciladores para generar unaseñal en el intervalo de frecuencias que contiene la frecuencia deseada;acoplar una salida del segundo complejo (240B) de osciladores a la vía de retroacción del PLL mientras semantiene la salida del primer complejo (240A) de osciladores acoplada para impulsar la salida (280, 540) dereloj del PPL y se mantiene la salida del primer complejo (240A) de osciladores desacoplada de la vía deretroacción;desacoplar (1260, 1480) la salida del primer complejo (240A) de osciladores de la salida (280, 540) de relojdel PLL (140, 200, 500, 800); yacoplar (1260, 1350, 1480) la salida del segundo complejo (240B) de osciladores a la salida (280, 540) dereloj del PLL para impulsar la salida (280, 540) de reloj.
|
