| 发明名称 | 电子电路及其形成方法以及电子电路形成用覆铜层压板 | ||
| 摘要 | 本发明涉及一种电子电路，其为由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的铜或铜合金镀层（B）、在所述（B）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成的层叠体，其特征在于，包含将所述（A）层、（B）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成的铜电路。本发明的课题在于提高图案形成中的蚀刻中，防止短路或电路宽度不合格的产生。 | ||
| 申请公布号 | CN102714915A | 申请公布日期 | 2012.10.03 |
| 申请号 | CN201180006089.7 | 申请日期 | 2011.01.07 |
| 申请人 | 吉坤日矿日石金属株式会社 | 发明人 | 山西敬亮;福地亮;神永贤吾 |
| 分类号 | H05K1/09(2006.01)I;B32B15/08(2006.01)I;C23C18/52(2006.01)I;C23C28/02(2006.01)I;C25D5/10(2006.01)I;C25D7/00(2006.01)I;H05K3/06(2006.01)I | 主分类号 | H05K1/09(2006.01)I |
| 代理机构 | 中原信达知识产权代理有限责任公司 11219 | 代理人 | 王海川;穆德骏 |
| 主权项 | 一种电子电路，其为由在树脂基板的单面或两面形成的铜或铜合金层（A）、在该（A）层上的一部分或者全部区域上形成的铜或铜合金镀层（B）、在所述（B）层上的一部分或者全部区域上形成的对铜蚀刻液的蚀刻速度比铜慢的镀层（C）以及在该层（C）上形成的0.05μm以上且小于1μm的铜或铜合金镀层（D）构成的层叠体，其特征在于，包含将所述（A）层、（B）层、（C）层和（D）层的层叠部的一部分蚀刻到树脂基板表面而除去从而形成的铜电路。 | ||
| 地址 | 日本东京 | ||