发明名称 |
高速UDP数据流和网络协议流复接装置及方法 |
摘要 |
本发明公开了基于SoPC的高速UDP数据流和网络协议流复接装置,由三速MAC、RX SGDMA、SDRAM控制器、SDRAM构成网络协议流接收通道;由SGDMA、SDRAM控制器、TX SGDMA构成网络协议流发送通道;由UDP打包器、对齐填充器构成高速UDP数据流通道;高速UDP数据流通道和网络协议流发送通道经复接器复接后依次经错误适配器、三速MAC连接到物理层。本发明还公开了上述复接装置的复接方法。与现有技术相比,本发明具有数据吞吐量高,实时性强,成本低的优点。 |
申请公布号 |
CN102684987A |
申请公布日期 |
2012.09.19 |
申请号 |
CN201110390511.5 |
申请日期 |
2011.11.30 |
申请人 |
广州海格通信集团股份有限公司 |
发明人 |
高翔峰;赵叶星 |
分类号 |
H04L12/56(2006.01)I;H04L29/06(2006.01)I |
主分类号 |
H04L12/56(2006.01)I |
代理机构 |
广州市华学知识产权代理有限公司 44245 |
代理人 |
杨晓松 |
主权项 |
高速UDP数据流和网络协议流复接装置,其特征在于,包括Altera FPGA EP3C120、SDRAM、EPCS Flash、物理层PHY、电源模块和时钟;所述电源模块分别与Altera FPGA EP3C120、SDRAM、EPCS Flash、物理层PHY连接;所述Altera FPGA EP3C120分别通过IO接口与SDRAM、EPCS Flash、物理层PHY、时钟连接;所述Altera FPGA EP3C120包括软核处理器NIOS II、SDRAM控制器、EPCS Flash控制器、命令字存储器、RX SGDMA、TX SGDMA、复接器、错误适配器、三速MAC、UDP打包器、对齐填充器;所述软核处理器NIOS II分别与SDRAM控制器、EPCS Flash控制器、命令字存储器连接;所述RX SGDMA、TX SGDMA分别与命令字存储器连接;所述RX SGDMA、TX SGDMA分别与SDRAM控制器连接;所述三速MAC、RX SGDMA、SDRAM控制器、SDRAM依次连接,构成网络协议流接收通道;所述SGDMA、SDRAM控制器、TX SGDMA依次连接,构成网络协议流发送通道;所述UDP打包器、对齐填充器依次连接,构成高速UDP数据流通道;高速UDP数据流通道和网络协议流发送通道经复接器复接后依次经错误适配器、三速MAC连接到物理层PHY。 |
地址 |
510663 广东省广州市科学城海云路88号 |