主权项 |
一种无均衡器的多进制正交幅度调制信号的软解调装置,在XILINX Virtex‑4型FPGA芯片上搭建,由软信息计算模块和解调模块相连接组成,其特征在于软信息计算模块包括乘法单元a、b、c、IQ分离单元、存储器单元、截取单元a、b、c、d、e、f、g、移位单元a、b、多路选择器单元、减法单元a、b、c、取负值单元a、b、c和比特组合单元;其中存储器单元与乘法单元c相连接,乘法单元c分别与减法单元a和移位单元a相连接,移位单元a后接分别连移位单元b和减法单元b,移位单元b与减法单元c连接,乘法单元b与IQ分离单元相连接,IQ分离单元和截取单元a相连接,IQ分离单元分别与截取单元b、多路选择单元a和取负值单元a连接,截取单元b和取负值单元a分别与多路选择单元a相连接,多路选择单元a与减法单元a相连接,减法单元a分别与截取单元c、d、多路选择单元b和取负值单元b连接,截取单元d、减法单元b和取负值单元b分别与多路选择单元b相连接,减法单元b分别与截取单元e、f、多路选择单元c和取负值单元c连接,截取单元f、减法单元c和取负值单元c分别与多路选择单元c相连接,减法单元c与截取单元g相连接,截取单元a、c、e、g分别与比特组合单元相连接;解调模块由截取单元①、②、③、④、⑤、⑥、⑦、⑧和⑨、比特组合单元①、②、③及④和多路选择单元组成;其中截取单元②、③与比特组合单元①相连接,截取单元④、⑤与比特组合单元②相连接,截取单元⑥、⑦与比特组合单元③相连接,截取单元⑧和⑨与比特组合单元④相连接,截取单元①与多路选择单元相连接,比特组合单元①、②、③、④的输出端分别与多路选择单元相连接;所述多路选择单元是9输入的多路选择单元。 |