| 主权项 |
一种被配置为使用具有相同的导电类型的第一、第二和第三晶体管的自举电路，其中：（A‑1）所述第一晶体管的源极和漏极区中的特定一个与所述第二晶体管的源极和漏极区中的特定一个通过所述自举电路的输出部分相互连接；（A‑2）所述第一晶体管的源极和漏极区中的另外一个连接到传送具有彼此不同相位的两个时钟信号中的特定一个的时钟供给线；（A‑3）所述第一晶体管的栅极与所述第三晶体管的源极和漏极区中的特定一个通过节点部分相互连接；（B‑1）所述第二晶体管的所述源极和漏极区中的另外一个连接至传送第一预定电压的第一电压供给线；（C‑1）所述第三晶体管的所述源极和漏极区中的另外一个与传送供给所述自举电路的输入信号的信号供给线相连接；（C‑2）所述第三晶体管的栅极连接至传送所述两个时钟信号中的另外一个的时钟供给线；当所述第三晶体管进入截止状态时，将所述第一晶体管的所述栅极与所述第三晶体管的所述源极和漏极区中的所述特定一个彼此连接的所述节点部分进入浮空状态；所述第二晶体管的栅极连接至传送所述两个时钟信号中的所述另外一个的所述时钟供给线；该自举电路被配置为进一步采用至少一个如下的电路部分：所述电路部分的均采用具有与第一至第三晶体管相同的导电类型的第四晶体管和第五晶体管，在每个该电路部分中（F‑1）用于任意一个所述电路部分中的所述第四晶体管的栅极通过结点连接至用于同一电路部分中的所述第五晶体管的源极和漏极区中的特定一个；（F‑2）所述第五晶体管的源极和漏极区中的另外一个连接至传送所述输入信号的所述信号供给线；经由串连在提供所述两个时钟信号中的所述特定一个的所述时钟供给线与所述第一晶体管的所述源极和漏极区中的所述另外一个的所述第四晶体 管，所述两个时钟信号中的所述特定一个被提供至所述第一晶体管的所述源极和漏极区中的所述另外一个；以及所述第五晶体管的栅极连接至传送所述两个时钟信号中的所述另外一个的所述时钟供给线。 |
