存储器装置的数据输出的精确对准及占空比控制

摘要

一种延迟锁定回路电路，使用上升沿延迟锁定回路以使输出数据的上升沿与系统时钟对准，且使用下降沿延迟锁定回路以对准输出数据的下降沿。延迟锁定回路电路不使用输入时钟的下降沿来为下降沿延迟锁定回路提供参考。延迟锁定回路电路使用第一时钟信号(输入时钟的缓冲版本)的上升沿以对准输出数据的上升沿。另一延迟锁定回路用以产生延迟第一时钟信号的正好二分之一周期的精确第二时钟信号以对准输出数据的下降沿。输入时钟或输入时钟缓冲器的占空比的任何变化不影响输出数据的占空比。

主权项

一种用于确保双数据速率存储器的输出数据信号的50％占空比的三延迟锁定回路电路，包括：第一时钟信号；第一延迟锁定回路，包括第一电压控制的延迟线、第一相位检测器以及第一反馈信号以用于自所述第一时钟信号产生的第二时钟信号，其中所述第二时钟信号的下降沿比所述第一时钟信号的上升沿晚二分之一时钟周期；第二延迟锁定回路，包括第二电压控制的延迟线以及第二相位检测器以用于调整所述双数据速率存储器的输出数据信号的第一转变，其中将所述第一时钟信号输入所述第二延迟锁定回路；第三延迟锁定回路，包括第三电压控制的延迟线以及第三相位检测器以用于调整所述双数据速率输出数据信号的第二转变，其中将所述第二时钟信号输入所述第三延迟锁定回路；第三时钟信号，具有分别由所述第二电压控制的延迟线和所述第三电压控制的延迟线输出的上升沿产生的上升沿以及下降沿，以启用所述双数据速率存储器的输出数据信号；以及第四时钟信号，藉由使所述第三时钟信号延迟一固定延迟且将其反馈以作为所述第二延迟锁定回路的所述第二相位检测器的输入以及所述第三延迟锁定回路的所述第三相位检测器的输入而产生，其中所述固定延迟为时钟输入缓冲器的复本以及所述双数据速率存储器的输出数据路径的复本。