发明名称 |
等待时间计数器 |
摘要 |
一种等待时间计数器,包括:具有并联的多个闩锁电路的点移位型FIFO电路,每个闩锁电路包括一个输入门和一个输出门,所述内部指令MDRDT被共同提供给所述输入门;以及可使任一输入门和任一输出门导通的选择器。选择器包括在选择输入门的选择动作和选择输出门的选择动作之间转换的计数器,并且计数器与内部时钟脉冲LCLK同步地输出二进制格式计数值。由于二进制格式的计数器以这种方式被使用,所以计数值本身不会造成差错。 |
申请公布号 |
CN101131868B |
申请公布日期 |
2012.07.04 |
申请号 |
CN200710146939.9 |
申请日期 |
2007.08.21 |
申请人 |
尔必达存储器股份有限公司 |
发明人 |
藤泽宏树 |
分类号 |
G11C11/4076(2006.01)I;G11C11/4063(2006.01)I;G11C11/407(2006.01)I |
主分类号 |
G11C11/4076(2006.01)I |
代理机构 |
中国专利代理(香港)有限公司 72001 |
代理人 |
曾祥夌;刘宗杰 |
主权项 |
一种与内部时钟脉冲同步地计数内部指令的等待时间的等待时间计数器,所述等待时间计数器包括:具有多个并联的闩锁电路的点移位型FIFO电路,各闩锁电路包含输入门和输出门,所述内部指令共同提供给这些输入门;以及选择任一所述输入门并选择任一所述输出门的选择器,所述选择器包含:改变选择所述输入门和输出门之选择操作并且与所述内部时钟脉冲同步地输出二进制格式的计数值的计数器,解码器,其解码所述二进制格式的计数值并且选择器基于所述解码器的输出值以指定待选的输入门和输出门中之一,以及同步电路,其与通过延迟所述内部时钟脉冲而得到的第一延迟时钟脉冲同步地向所述点移位型FIFO电路提供所述解码器的输出,其中所述第一延迟时钟脉冲偏离所述内部时钟脉冲的延迟量相当于所述计数器的延迟时间与所述解码器的延迟时间之和。 |
地址 |
日本东京都 |