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Un chip de memoria que opera en una pluralidad de modos, que comprende: Una plaqueta de opción (OP) que tiene una pluralidad de estados; y una unidad de detección (50') acoplada a la plaqueta de opción en un primer nodo (N60) y controlada por una señal de control (CS) para generar una señal de detección (S60) de acuerdo con el estado en curso de la plaqueta de opción; En donde la unidad de detección comprende: Un elemento (60) de alto nivel débil acoplado entre una fuente de voltaje de alto nivel (Vd.) y el primer nodo (N60); y Un elemento de conmutación (61) acoplado entre el primer nodo (N60) y un voltaje de tierra (GND), y activado por la señal de control activada (CS); en donde el elemento de conmutación (61) momentáneamente conduce con un potencial de la plaqueta de opción (OP) hacia un nivel de la fuente de voltaje de tierra (GND) cuando la señal de control CS está activada, y en donde la señal de detección (S61) está generada en el primer nodo (N60); y una unidad de muestreo (51) para recibir la señal de detección (S60) y para muestrear la señal de detección (S60) dos veces después de que la señal de control (CS) haya sido desactivada para generar una señal de evaluación (S40); En donde la señal de evaluación (S40) indica cual es el modo en que está operando el chip de memoria.
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