一种用于智能变电站检测的合并单元仿真器

摘要

本实用新型提供了一种用于智能变电站检测的合并单元仿真器，所述合并单元仿真器包括母板、母板接口插头、接口驱动芯片、CPU模块、FPGA、存储时钟模块、激光收发器；存储时钟模块包括非易失性随机访问存储器(NVRAM)、闪存(FLASH)、实时时钟芯片(RTC)。本实用新型提供的合并单元仿真器，在信号输入后，合并单元形成采样值的核心模块由FPGA构成；合并单元仿真器具有运行稳定、耗费资源少、对采样值报文的时间标定精确、延时少的特点。

主权项

一种用于智能变电站检测的合并单元仿真器，所述合并单元仿真器包括母板；其特征在于，设置在所述母板上的母板接口插头、接口驱动芯片、CPU模块、FPGA、存储时钟模块和激光收发器；所述接口驱动芯片分别与所述CPU模块和所述FPGA连接；所述CPU模块和所述FPGA连接；所述母板接口插头的一侧分别与所述CPU模块和所述FPGA连接，另一侧与所述存储时钟模块和所述激光收发器连接。