集成电路结构

摘要

一种集成电路结构，包括：一高压阱区(high-voltage well，HVW)于一半导体基底中；一第一双重扩散(double diffusion，DD)区于该高压阱区中；以及一第二双重扩散区于该高压阱区中。该第一双重扩散区与该第二双重扩散区通过该高压阱区的一中间部分互相分离。一凹口自该半导体基底的顶部表面延伸进入该高压阱区的该中间部分与该第二双重扩散区。一栅极介电层延伸进入该凹口且覆盖该凹口的底部。一栅极于该栅极介电层上。一第一源/漏极区于该第一双重扩散区中。一第二源/漏极区于该第二双重扩散区中。本发明可减少高压金属氧化物半导体元件所占据的芯片面积与减少漏电流；且不需额外的掩模与工艺步骤。

主权项

一种集成电路结构，包括：一半导体基底；一高压阱区于该半导体基底中；一第一双重扩散区于该高压阱区中；一第二双重扩散区于该高压阱区中，其中该第一双重扩散区与该第二双重扩散区通过该高压阱区的一中间部分彼此互相分离；一凹口自该半导体基底的顶部表面延伸进入该高压阱区的该中间部分，其中该第二双重扩散区具有一部分直接位于该凹口之下且延伸进入该半导体基底更深于该第二双重扩散区的其他部分；一栅极介电层延伸进入该凹口且覆盖该凹口的底部；一栅极电极于该栅极介电层上；一第一源/漏极区于该第一双重扩散区中；以及一第二源/漏极区于该第二双重扩散区中。