发明名称 | 沟槽式功率半导体制造方法 | ||
摘要 | 本发明提供一种沟槽式功率半导体制造方法。首先提供一基片,该基片内定义有一漏极区。随后,形成一闸极沟槽在基片内。接下来,形成一介电层覆盖闸极沟槽的内面。然后,形成一间隙壁在闸极沟槽内。此间隙壁覆盖位于闸极沟槽的侧壁的介电层。随后,形成一插塞结构在闸极沟槽的底部,此插塞结构位于间隙壁所定义出的空间内。然后,利用介电层与插塞结构为掩模,去除多余的间隙壁。接下来,再利用蚀刻后的间隙壁为掩模,去除多余的介电层,使闸极沟槽的上部份的内面裸露在外。然后,保留蚀刻后的间隙壁,直接形成一闸极介电层覆盖闸极沟槽的上部份的内面。接下来,形成一闸极多晶硅结构在闸极沟槽的上部份内。 | ||
申请公布号 | CN102376554A | 申请公布日期 | 2012.03.14 |
申请号 | CN201010262867.6 | 申请日期 | 2010.08.23 |
申请人 | 科轩微电子股份有限公司 | 发明人 | 许修文 |
分类号 | H01L21/28(2006.01)I | 主分类号 | H01L21/28(2006.01)I |
代理机构 | 北京同立钧成知识产权代理有限公司 11205 | 代理人 | 刘芳 |
主权项 | 一种沟槽式功率半导体制造方法,包括:提供一基片,该基片内定义有一漏极区;形成一闸极沟槽在该基片内;形成一介电层覆盖该闸极沟槽的内面;形成一间隙壁在该闸极沟槽内,该间隙壁覆盖位于该闸极沟槽的侧壁的该介电层;形成一插塞结构在该闸极沟槽的底部,该插塞结构位于该间隙壁所定义出的空间内;利用该介电层与该插塞结构为掩模,去除多余的该间隙壁;利用蚀刻后的该间隙壁为掩模,去除多余的该介电层,使该闸极沟槽的上部份的内面裸露在外;保留蚀刻后的该间隙壁,直接形成一闸极介电层覆盖该闸极沟槽的该上部份的内面;以及形成一闸极多晶硅结构在该闸极沟槽的该上部份内;其中,该插塞结构用于增加该闸极多晶硅结构与该漏极区的距离。 | ||
地址 | 中国台湾台北县汐止市工建路368号12楼 |