| 主权项 |
1.一种积体半导体记忆电路,-设有供应电压电位(VD;VDDint)以及参考电位(VSS),-设有单一电晶体型式之储存晶格(MC),其内含有一个选择电晶体(MCT)及最少一个储存电容器(MCC),且此MC以矩阵形式配置在字元线(WL;WL1...WLn)与位元线(BL)之交叉点上,-每一位元线(BL)由两个位元线之半部(BLH;BLH)所构成,以及-每一储存晶格(MC)之一侧经由其选择电晶体(MCT)与其中一个位元线之半部(BLH;BLH)连接,而MC之另一侧在操作上至少有一个储存电容器(MCC)的第一个电极与一个具有预定数値之平板电位(VPL)连接,-每一位元线之半部(BLH;BLH)设有至少一个包含同样至少一个储存电容器(DC)的虚拟储存晶格(DMC),同样地,在操作上至少一个储存电容器(DC)的第1个电极与平板电位(VPL)连接,其特征为:装置(EQLDC),此装置在操作上和虚拟储存晶格(DMC)之储存电容器(DC)之第2个电极及预充电电位(VDC)均相连接,VDC具有一个数値,此数値相较于供应电压电位(VDD;VDDint)与参考电位(VSS)的差値之一半约大5%至35%。2.如申请专利范围第1项之积体半导体记忆电路,其中每一位元线之半部(BLH;BLH)至少配置一个边缘晶格(CMC),此边缘晶格至少含有一个边缘晶格电容器(CC),而此边缘晶格电容器(CC)之第1个电极则与平板电位(VPL)连接,边缘晶格电容器(CC)之第2个电极则和预充电电位(VDC)连接。图示简单说明:第一图显示一个依据本发明的半导体记忆电路之一部份。 |
