| 主权项 |
一种反及闸型快闪记忆体晶胞阵列，包括：一基板，其包括一主动区；复数个排成一列的晶胞，位于该主动区上；一第一阻障层，覆盖该复数个晶胞和围绕该列之各末端的该主动区；一第一氧化物，沉积于该复数个晶胞之间的一间隙中，且填充该间隙；一氧化物间隙壁，形成于沿着该列之各末端之该晶胞的侧壁上；以及一多晶矽间隙壁，形成于该氧化物间隙壁上，该多晶矽间隙壁系做为驱动该列晶胞的一选择闸极。如申请专利范围第1项所述之反及闸型快闪记忆体晶胞阵列，更包括一植入区，其系利用植入预定离子方式形成于围绕该列之各末端的该主动区中。如申请专利范围第1项所述之反及闸型快闪记忆体晶胞阵列，更包括一氧化层，其系沉积于该多晶矽间隙壁、该氧化物间隙壁、部分该第一阻障层和该第一氧化物上。如申请专利范围第3项所述之反及闸型快闪记忆体晶胞阵列，更包括一第二阻障层，其系沉积于该氧化层上。如申请专利范围第4项所述之反及闸型快闪记忆体晶胞阵列，更包括一层间介电层，其系沉积于该第二阻障层上及围绕该列之各末端的该主动区上。如申请专利范围第4项所述之反及闸型快闪记忆体晶胞阵列，更包括一接触孔插塞，其系利用沉积一插塞材料于位于该列各末端的一开口中，再利用一化学机械研磨制程平坦化该插塞材料的方式形成。如申请专利范围第6项所述之反及闸型快闪记忆体晶胞阵列，更包括一金属线，其系形成于该接触孔插塞上。如申请专利范围第1项所述之反及闸型快闪记忆体晶胞阵列，其中该复数个晶胞之间的该间隙的深宽比介于1.8至3.2之间。如申请专利范围第1项所述之反及闸型快闪记忆体晶胞阵列，其中该第一阻障层系为氮化层或薄氮氧化物层制成。如申请专利范围第4项所述之反及闸型快闪记忆体晶胞阵列，其中该第一阻障层和该第二阻障层系为氮化层或薄氮氧化物层制成。一种反及闸型快闪记忆体晶胞阵列的制造方法，包括下列步骤：形成复数个排成一列的晶胞于一基板的一主动区上；沉积一第一阻障层，其覆盖该复数个晶胞和围绕该列之各末端的该主动区；沉积一第一氧化物于该复数个晶胞之间的一间隙中，以填充该间隙；形成一氧化物间隙壁于沿着位于该列之各末端之该晶胞的侧壁上；以及形成一多晶矽间隙壁于该氧化物间隙壁上。如申请专利范围第11项所述之反及闸型快闪记忆体晶胞阵列的制造方法，其中该形成该氧化物间隙壁于沿着位于该列之各末端之该晶胞的侧壁上之步骤后，更包括一去除部分该第一阻障层，以及植入预定离子于围绕该列之各末端的该主动区中之步骤。如申请专利范围第11顶所述之反及闸型快闪记忆体晶胞阵列的制造方法，其中该形成该多晶矽间隙壁于该氧化物间隙壁上之步骤后，更包括一沉积一氧化层于该基板上方之步骤。如申请专利范围第13项所述之反及闸型快闪记忆体晶胞阵列的制造方法，其中该沉积该氧化层于该基板上方之步骤后，更包括一形成一第二阻障层于该氧化层上之步骤。如申请专利范围第14项所述之反及闸型快闪记忆体晶胞阵列的制造方法，其中该形成该第二阻障层于该氧化层上之步骤后，更包括一形成一层间介电层于该基板上方之步骤。申请专利范围第15项所述之反及闸型快闪记忆体晶胞阵列的制造方法，其中该形成该层间介电层于该基板上方之步骤后，更包括一形成一接触孔插塞于该列的各末端之步骤。申请专利范围第16项所述之反及闸型快闪记忆体晶胞阵列的制造方法，其中该形成该接触孔插塞于该列的各末端之步骤后，更包括一形成一金属线于该接触孔插塞上之步骤。 |
