测试时钟装置及测试方法

摘要

本发明提供一种测试时钟装置及测试方法。其中，装置包括：上频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的上限值的上限时钟信号；下频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的下限值的下限时钟信号；电压调整电路，与上频偏时钟电路和下频偏时钟电路连接，用于分别调整上限时钟信号和下限时钟信号的电压幅度；选通切换电路，与上频偏时钟电路和下频偏时钟电路连接，用于将上限时钟信号和下限时钟信号其中之一提供给待测芯片，以对待测芯片进行测试。采用本发明技术方案，可以提供各种极限时钟信号，使得可以在极限时钟条件下对待测芯片进行测试，以更加全面的对待测芯片进行测试。

主权项

一种测试时钟装置，其特征在于，包括：上频偏时钟电路，用于产生频率值为待测芯片所限定的时钟频率的上限值的上限时钟信号；下频偏时钟电路，用于产生频率值为所述待测芯片所限定的时钟频率的下限值的下限时钟信号；电压调整电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于分别调整所述上限时钟信号和所述下限时钟信号的电压幅度；选通切换电路，与所述上频偏时钟电路和所述下频偏时钟电路连接，用于将所述上限时钟信号和所述下限时钟信号其中之一提供给所述待测芯片，以对所述待测芯片进行测试。