| 主权项 |
一种半导体记忆体装置，其具有一用于执行一读取或写入操作之作用中状态及一非作用中状态，该半导体记忆体装置包含：一资料输入/输出(I/O)线；一锁存单元，其直接连接至该资料I/O线并且用于防止该资料I/O线浮动；及一充电单元，其用于控制该锁存单元，以当该半导体记忆体装置处于该非作用中状态时对该资料I/O线充电，其中该非作用中状态包含一待命模式及一自再新模式，其中该充电单元基于一藉由组合一表示该半导体记忆体装置之一时脉讯号之一启用状态的时脉启用讯号及一转变该待命模式之列位址选通(RAS)闲置讯号而产生的充电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项1之半导体记忆体装置，其中该充电单元基于一藉由使用一表示该半导体记忆体装置之一时脉讯号之一启用状态的时脉启用讯号而产生的充电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项1之半导体记忆体装置，其中该充电单元基于一藉由使用一转变该自再新模式之自再新讯号而产生的充电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。一种半导体记忆体装置，其具有一用于执行一读取或写入操作之作用中状态及一非作用中状态，该半导体记忆体装置包含：一资料输入/输出(I/O)线；一锁存单元，其用于防止该资料I/O线浮动；及一放电单元，其用于控制该锁存单元，以当该半导体记忆体装置处于该非作用中状态时对该资料I/O线放电，其中该非作用中状态包含一待命模式及一自再新模式，其中该放电单元基于一藉由组合一表示该半导体记忆体装置之一时脉讯号之一启用状态的时脉启用讯号及一转变该待命模式之列位址选通(RAS)闲置讯号而产生的放电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项4之半导体记忆体装置，其中该放电单元基于一藉由使用一表示该半导体记忆体装置之一时脉讯号之一启用状态的时脉启用讯号而产生的放电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项4之半导体记忆体装置，其中该放电单元基于一藉由使用一转变该自再新模式之自再新讯号而产生的放电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。一种半导体记忆体装置，其具有一用于执行一读取或写入操作之作用中状态及一非作用中状态，该半导体记忆体装置包含：一资料输入/输出(I/O)线；一上拉锁存单元，其用于当该半导体记忆体装置处于该非作用中状态时上拉该资料I/O线；一下拉锁存单元，其用于当该半导体记忆体装置处于该非作用中状态时下拉该资料I/O线；及一选择单元，其用于选择性地驱动该上拉锁存单元及该下拉锁存单元之一。如请求项7之半导体记忆体装置，其中非作用中状态包含一待命模式及一自再新模式。如请求项8之半导体记忆体装置，其中该上拉锁存单元包括：一锁存单元，其用于防止该资料I/O线浮动；及一充电单元，其用于控制该锁存单元，以当该半导体记忆体装置处于该非作用中状态时对该资料I/O线充电。如请求项9之半导体记忆体装置，其中该充电单元基于一藉由组合一表示该半导体记忆体装置之一时脉讯号之一启用状态的时脉启用讯号及一转变该待命模式之列位址选通(RAS)闲置讯号而产生的充电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项10之半导体记忆体装置，其中该充电单元包括：一第一反转器，其用于将该时脉启用讯号反转；及一NOR闸，其用于对该RAS闲置讯号及该第一反转器之一输出执行一NOR运算，以将该充电讯号输出至该锁存单元。如请求项11之半导体记忆体装置，其中该锁存单元包括：一NAND闸，其具有一用于接收该充电讯号之输入端子及一耦接至该资料I/O线之输出端子；及一第二反转器，其用于将该NAND闸之一输出反转，且将该经反转之讯号输出至该NAND闸之另一输入端子。如请求项10之半导体记忆体装置，其中该充电单元包括：一第一反转器，其用于将该RAS闲置讯号反转；及一NAND闸，其用于对该时脉启用讯号及该第一反转器之一输出执行一NAND运算，以将该充电讯号输出至该锁存单元。如请求项13之半导体记忆体装置，其中该锁存单元包括：一NOR闸，其具有一用于接收该充电讯号之输入端子；及一第二反转器，其用于将该NOR闸之一输出反转，且将该经反转之讯号输出至耦接至该NOR闸之另一输入端子的该资料I/O线。如请求项9之半导体记忆体装置，其中该充电单元基于一藉由使用一表示该半导体记忆体装置之一时脉讯号之一启用状态的时脉启用讯号而产生的充电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项15之半导体记忆体装置，其中该锁存单元包括：一NAND闸，其具有一用于接收该充电讯号之输入端子及一耦接至该资料I/O线之输出端子；及一反转器，其用于将该NAND闸之一输出反转，且将该经反转之讯号输出至该NAND闸之另一输入端子。如请求项15之半导体记忆体装置，其中该充电单元包括一第一反转器，该第一反转器用于将该时脉启用讯号反转，且将该经反转之讯号作为该充电讯号而输出至该锁存单元。如请求项17之半导体记忆体装置，其中该锁存单元包括：一NOR闸，其具有一用于接收该充电讯号之输入端子；及一第二反转器，其用于将该NOR闸之一输出反转，且将该经反转之讯号输出至耦接至该NOR闸之另一输入端子的该资料I/O线。如请求项9之半导体记忆体装置，其中该充电单元基于一藉由使用一转变该自再新模式之自再新讯号而产生的充电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项19之半导体记忆体装置，其中该充电单元包括一第一反转器，该第一反转器用于将该自再新讯号反转，且将该经反转之讯号作为该充电讯号而输出至该锁存单元。如请求项20之半导体记忆体装置，其中该锁存单元包括：一NAND闸，其具有一用于接收该充电讯号之输入端子及一耦接至该资料I/O线之输出端子；及一第二反转器，其用于将该NAND闸之一输出反转，且将该经反转之讯号输出至该NAND闸之另一输入端子。如请求项19之半导体记忆体装置，其中该锁存单元包括：一NOR闸，其具有一用于接收该充电讯号之输入端子；及一反转器，其用于将该NOR闸之一输出反转，且将该经反转之讯号输出至耦接至该NOR闸之另一输入端子的该资料I/O线。如请求项9之半导体记忆体装置，其中该下拉锁存单元包括：一锁存单元，其用于防止该资料I/O线浮动；及一放电单元，其用于控制该锁存单元，以当该半导体记忆体装置处于该非作用中状态时对该资料I/O线放电。如请求项23之半导体记忆体装置，其中该放电单元基于一藉由组合一表示该半导体记忆体装置之一时脉讯号之一启用状态的时脉启用讯号及一转变该待命模式之列位址选通(RAS)闲置讯号而产生的放电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项24之半导体记忆体装置，其中该放电单元包括：一第一反转器，其用于将该RAS闲置讯号反转；及一NAND闸，其用于对该时脉启用讯号及该第一反转器之一输出执行一NAND运算，藉此将该放电讯号输出至该锁存单元。如请求项25之半导体记忆体装置，其中该锁存单元包括：一NOR闸，其具有一用于接收该放电讯号之输入端子及一耦接至该资料I/O线之输出端子；及一第二反转器，其用于将该NOR闸之一输出反转，且将该经反转之讯号输出至该NOR闸之另一输入端子。如请求项24之半导体记忆体装置，其中该放电单元包括：一第一反转器，其用于将该时脉启用讯号反转；及一NOR闸，其用于对该RAS闲置讯号及该第一反转器之一输出执行一NOR运算，藉此将该放电讯号输出至该锁存单元。如请求项27之半导体记忆体装置，其中该锁存单元包括：一NAND闸，其具有一用于接收该放电讯号之输入端子；及一第二反转器，其用于将该NAND闸之一输出反转，且将该经反转之讯号输出至耦接至该NAND闸之另一输入端子的该资料I/O线。如请求项23之半导体记忆体装置，其中该放电单元基于一藉由使用一表示该半导体记忆体装置之一时脉讯号之一启用状态的时脉启用讯号而产生的放电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项29之半导体记忆体装置，其中该放电单元包括一第一反转器，该第一反转器用于将该时脉启用讯号反转，且将该经反转之讯号作为该放电讯号而输出至该锁存单元。如请求项30之半导体记忆体装置，其中该锁存单元包括：一NOR闸，其具有一用于接收该放电讯号之输入端子及一耦接至该资料I/O线之输出端子；及一第二反转器，其用于将该NOR闸之一输出反转，且将该经反转之讯号输出至该NOR闸之另一输入端子。如请求项29之半导体记忆体装置，其中该锁存单元包括：一NAND闸，其具有一用于接收该放电讯号之输入端子；及一反转器，其用于将该NAND闸之一输出反转，且将该经反转之讯号输出至耦接至该NAND闸之另一输入端子的该资料I/O线。如请求项23之半导体记忆体装置，其中该放电单元基于一藉由使用一转变该自再新模式之自再新讯号而产生的放电讯号，来确定该锁存单元之一输出讯号之一逻辑位准。如请求项33之半导体记忆体装置，其中该锁存单元包括：一NOR闸，其具有一用于接收该放电讯号之输入端子及一耦接至该资料I/O线之输出端子；及一反转器，其用于将该NOR闸之一输出反转，且将该经反转之讯号输出至该NOR闸之另一输入端子。如请求项33之半导体记忆体装置，其中该放电单元包括一第一反转器，该第一反转器用于将该自再新讯号反转，且将该经反转之讯号作为该放电讯号而输出至该锁存单元。如请求项35之半导体记忆体装置，其中该锁存单元包括：一NAND闸，其具有一用于接收该放电讯号之输入端子；及一第二反转器，其用于将一第一NAND闸之一输出反转，且将该经反转之讯号输出至耦接至该第一NAND闸之另一输入端子的该资料I/O线。如请求项23之半导体记忆体装置，其中该选择单元包括：一选择讯号产生单元，其用于回应于一在一测试模式期间启用之测试模式选择讯号而产生一选择讯号；及一多工单元，其用于基于该选择讯号而为该资料I/O线选择该充电单元及该放电单元之一。如请求项37之半导体记忆体装置，其中该多工单元包括：一反转器，其用于将该选择讯号反转；一第一传输闸，其用于回应于该选择讯号及该反转器之一输出，而将该充电单元及该锁存单元之一输出传输至该资料I/O线；及一第二传输闸，其用于回应于该选择讯号及该反转器之一输出，而将该放电单元及该锁存单元之一输出传输至该资料I/O线。如请求项37之半导体记忆体装置，其中该选择讯号产生单元包括一熔丝，该熔丝用于在该测试模式之后固定该选择讯号之一逻辑位准。如请求项37之半导体记忆体装置，其中该选择讯号产生单元包括：一第一MOS电晶体，其具有一耦接至一电源电压之端子及一用于接收该测试模式选择讯号之闸极；一熔丝，其具有一耦接至该第一MOS电晶体之另一端子的端子；一第二MOS电晶体，其耦接于一接地电压与该熔丝之另一端子之间，且具有一用于接收该测试模式选择讯号之闸极；及奇数数目之反转器，其耦接至该熔丝及该第二MOS电晶体之一共同端子，藉此输出该选择讯号。如请求项7之半导体记忆体装置，其中该资料I/O线包括一全域资料输入/输出(I/O)线。如请求项7之半导体记忆体装置，其中该资料I/O线包括一局域资料输入/输出(I/O)线。 |
