一种低开销的高速加法器瞬态故障自动校正电路

摘要

组合逻辑中的瞬态故障成为VLSI电路设计的重要挑战。作为组合逻辑的一种典型元件，加法器广泛应用于运算单元中。本发明公开了一种低开销的高速加法器瞬态故障自动校正电路。该结构通过开发加法器电路中大量存在的固有硬件冗余和时间冗余，以较低的开销实现高速加法器中瞬态故障的自动校正，显著降低了容错的面积和性能开销；通过将基于C单元的故障校正技术与固有的硬件冗余和时间冗余相结合，进一步增强了加法器的瞬态故障校正能力。所提出的加法器与其它结构相比具有更佳的面积-延时开销折中。

主权项

一种低开销的高速加法器瞬态故障自动校正电路，其特征在于：通过将并行加法器关键路径进位树中的固有硬件冗余和具有瞬态故障校正能力的C单元结合，能够以较低的面积开销实现关键路径电路中瞬态故障的自动校正；通过采用稀疏树结构与固有硬件冗余的开发相结合，大大降低了连线复杂度，进一步减小面积，同时提高性能；通过将并行加法器非关键路径中的固有时间冗余和可校正瞬态故障的C单元结合，能够以较低的延时开销实现非关键路径电路中瞬态故障的自动校正；通过将反向进位输入(InvertedCarry In，RIC)技术与固有时间冗余的开发相结合，可用非关键路径的松弛时间换取硬件消耗，进一步减小加法器面积；具体的电路形式包括组进位(G/P)产生、关键路径上的进位树和非关键路径上的部分和产生与选择三个组成部分；组进位(G/P)产生部分包括两组独立的组进位(G/P)产生模块，用以形成副本结构；进位树的稀疏树部分与一个(N/4)位的Kogge Stone进位树相同，稀疏进位树后需要增加一级进位逻辑，用以将奇偶进位信号产生出独立的两组进位信号；增加的一级进位逻辑之后接一组C单元，形成副本纠错结构；部分和产生与选择部分使用一组4位串行进位加法器，输入(Cin)为“0”；4位串行进位加法器后接一组C单元，C单元的两个输入分别为4位串行进位加法器的输出和经过τ单元延时后的4位串行进位加法器输出，形成时移纠错结构；C单元之后采用RIC结构产生两个输出(Psum0和Psum1)，最后经过一个多路选择器(MUX)进行选择，得到最后的加法器输出结果。