| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 在用于将元件形成区域和外部进行电连接，附随元件形成区域来形成低介电常数绝缘膜的焊盘形成区域中，形成于焊盘形成区域的低介电常数绝缘膜中的作为通路的Cu膜，与元件形成区域的作为通路的Cu膜相比以高密度地配置，由此，防止内部应力发生时该应力偏向集中在通路中，可以避免由此引起的布线功能的劣化。 | ||
| 申请公布号 | CN1682359B | 申请公布日期 | 2011.11.23 |
| 申请号 | CN03822224.8 | 申请日期 | 2003.08.01 |
| 申请人 | 富士通半导体股份有限公司 | 发明人 | 渡边健一;池田雅延;木村孝浩 |
| 分类号 | H01L21/3205(2006.01)I;H01L21/768(2006.01)I;H01L21/82(2006.01)I;H01L27/04(2006.01)I;H01L21/60(2006.01)I | 主分类号 | H01L21/3205(2006.01)I |
| 代理机构 | 隆天国际知识产权代理有限公司 72003 | 代理人 | 高龙鑫;张龙哺 |
| 主权项 | 一种半导体器件，其特征在于，包括：在低介电常数绝缘膜中包含布线构造的元件区域；以及焊盘区域，其用于进行电连接所述元件区域和外部，形成所述低介电常数绝缘膜来构成，其中，所述焊盘区域具有布线以及连接到所述布线的第一通路部，所述布线是将同样的导电材料填充到形成于所述低介电常数绝缘膜中的布线沟以及通孔内而形成的，在所述焊盘区域内形成有多个所述第一通路部，所述第1通路部的占有密度大于形成于所述元件区域的第2通路部的占有密度，所述低介电常数绝缘膜的杨氏模量小于等于20GPa。 | ||
| 地址 | 日本神奈川县横浜市 | ||