一种FPGA单长线斜向开关的测试方法

摘要

本发明涉及一种基于Virtex架构的FPGA单长线斜向开关的测试方法，仅用四次配置就完成。本发明的优点是：以移位寄存器链模式测试FPGA电路的单长线斜向开关，可以测试24根为一组的单长线的任意2根信号之间的桥接故障；仅用四段配置码即可测试所有CLB的单长线斜向开关；通过Blockram的初始配置，简化了测试流程，便于用户操作；故障定位准确，采用四次配置，后两次配置CLB位置偏离量为4的情况下，故障定位可精确到四个CLB的单长线斜向开关；在故障定位要求极端精确的情况下，将本发明的以列为蛇形通路的基本结构改为以行为蛇形通路的基本结构，则可以采用八次配置，将故障定位即可精确到具体的唯一确定的CLB对应的单长线斜向开关。

主权项

一种FPGA单长线斜向开关的测试方法，其特征是通过四次配置完成基于Virtex架构的FPGA单长线斜向开关的测试；第一次配置包括如下步骤：11)由左侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；所述第一组CLB是指FPGA第一列前四行的4个CLB；12)步骤11)所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX输出6根信号；13)步骤11)所述第一组CLB与第二组CLB之间的布线开关，其单长线斜向开关北至东与东至南选通，所述第一组CLB与第二组CLB之间的布线开关不包含第一组与第二组CLB对应的布线开关；每一组CLB内部对应的布线开关，其需要联通的单长线之间，垂直直连开关选通；所述第二组CLB是指步骤11)所述第一组CLB南部用作单长线驱动的4个CLB；14)在24根信号进入步骤13)所述第二组CLB对应的IMUX时，将信号的奇数位与偶数位互换；15)按照步骤12)、13)、14)循环进列直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进列；16)将Blockram的初始值需要按如下要求进列设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；所述步骤13)中单长线斜向开关总计有四组，分别为北至东、东至南、南至西、西至北，或者东至北、南至东、西至南、北至西。所述步骤15)中列与列之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的CLB外的所有单长线斜向开关；第二次配置包括如下步骤：21)由右侧顶部的两个Blockram以只读模式，依地址计数器的结果输出24根DO信号，连入第一组CLB中；此次所述第一组CLB为FPGA第一列后四行的4个CLB；22)步骤21)所述第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终24根信号分别经由第一组的4个CLB对应的OMUX输出，每个OMUX输出6根信号；23)步骤21)所述第一组CLB与第二组CLB之间的布线开关，其单长线斜向开关南至西与西至北选通，所述第一组CLB与第二组CLB之间的布线开关不包含第一组与第二组CLB对应的布线开关；每一组CLB内部对应的布线开关，其需要联通的单长线之间，垂直直连开关选通；此次所述第二组CLB是指步骤21)所述第一组CLB北边的4个CLB；24)在24根信号进入步骤23)所述第二组CLB对应的IMUX时，将信号的奇数位与偶数位互换；25)按照步骤22)、23)、24)循环进列直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进列；26)将Blockram的初始值需要按如下要求进列设定，确保在地址连续递增的情况下，24根传输信号波形一致，但相邻信号之间间隔一个时钟周期；且这24根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；所述步骤23)中单长线斜向开关总计有四组，分别为北至东、东至南、南至西、西至北，或者东至北、南至东、西至南、北至西。所述步骤25)中列与列之间的级连方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作单长线驱动的CLB外的所有单长线斜向开关；第三次配置，将第一次配置中的CLB位置依次向南移4行，其余步骤不变；第四次配置，将第二次配置中的CLB位置依次向北移4行，其余步骤不变。