发明名称 METHOD AND STRUCTURE FOR REDUCTION OF SOFT ERROR RATES IN INTEGRATED CIRCUITS
摘要 집적회로에서 소프트 에러율을 감소시키는 구조체 및 방법을 제공한다. 구조체는 반도체 기판과, 최저 배선 레벨로부터 최고 배선 레벨- 상기 최저 배선 레벨은 상기 최고 배선 레벨에 비하여 상기 반도체 기판에 더 가까이 있음 -까지 적층된 하나 이상의 배선 레벨의 스택과, 하나 이상의 배선 레벨 중 최고 배선 레벨의 상부 표면상의 알파 입자 차단층을 포함하고, 상기 알파 입자 차단층은 금속 배선과 유전체 재료를 포함하며, 상기 알파 입자 차단층은 상기 알파 입자 차단층에 충격을 가하는 선택된 에너지 이하의 미리 정해진 백분율의 알파 입자가 하나 이상의 배선 레벨의 스택 또는 기판에 침투하는 것을 정지시키기에 충분한, 차단층의 두께 및 차단층의 금속 배선의 체적%의 조합을 갖는다.
申请公布号 KR101072077(B1) 申请公布日期 2011.10.10
申请号 KR20087000524 申请日期 2006.04.07
申请人 发明人
分类号 H01L21/28;H01L21/3205;H01L23/48 主分类号 H01L21/28
代理机构 代理人
主权项
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