减少的插脚计数扫描链实施方案

摘要

一种具有减少的插脚计数扫描链的同步逻辑装置，其包含：两个以上触发器(SDC0、SDC1、SDC2)，其经耦合以形成用于接收扫描数据输入信号(ScanDaTaIn)的移位寄存器；组合逻辑电路(20)，其用于接收装置输入、产生用于所述两个以上触发器的触发器输入和产生输出信号；第一多路复用器(MUX 10)，其用于在测试模式期间向所述两个以上触发器提供时钟信号；第二多路复用器(MUX 12)，其用于在来自所述移位寄存器的测试模式输出与来自所述组合逻辑电路(20)的输出信号之间进行选择，和用于提供扫描数据输出信号(ScanDataOut)。

主权项

一种具有扫描链的同步逻辑装置，其包括：两个以上触发器，其经耦合以形成用于接收扫描数据输入信号和用于提供测试模式输出信号的移位寄存器；组合逻辑电路，其用于接收装置输入，所述装置输入包含扫描启用信号、用于产生用于所述两个以上触发器的触发器输入和用于产生正常模式输出信号；其中所述扫描数据输入信号、所述扫描启用信号和测试模式输出信号中的至少两者共享输入或输入/输出插脚；多路复用器，其用于在所述测试模式输出信号与所述正常模式输出信号之间进行选择且用于向所述输入/输出插脚提供扫描数据输出信号；第一输出驱动器，其耦合在所述多路复用器与所述输入/输出插脚之间；及第二输出驱动器，其用于将所述正常模式输出信号耦合到所述输入/输出插脚。