单层多晶矽之非挥发性记忆体

主权项

一种单层多晶矽之非挥发性记忆体，包含复数个非挥发性记忆体单元，该非挥发性记忆体单元包含：一第一N型电晶体，具有一源极、一闸极及一汲极，其中该源极连接至一源极线；一第二N型电晶体，具有一源极、一闸极及一汲极，其中该汲极连接至一位元线，该源极共用该第一N型电晶体之汲极，且该闸极连接至一字元线；一第三N型电晶体，具有一源极、一闸极及一汲极；一第四N型电晶体，具有一源极、一闸极及一汲极，其中该源极共用该第三N型电晶体之汲极，该汲极连接至一控制线，且该闸极连接至该字元线；以及一浮动闸，连接该第一和第三N型电晶体之闸极；其中该第一N型电晶体和第三N型电晶体之闸极电容比为小于2：3。根据请求项1之单层多晶矽之非挥发性记忆体，其中该非挥发性记忆体单元不重叠于相邻之自我对准金属矽化物制程的区域。根据请求项1之单层多晶矽之非挥发性记忆体，其中该第一N型电晶体之源极直接连接至一源极线。根据请求项1之单层多晶矽之非挥发性记忆体，其中该第二N型电晶体之汲极透过一接触插塞连接至该位元线。根据请求项1之单层多晶矽之非挥发性记忆体，其中该第四N型电晶体之汲极透过一接触插塞连接至该控制线。根据请求项1之单层多晶矽之非挥发性记忆体，其中该非挥发性记忆体单元另包含两个N型电晶体，其分别连接至该第二和第四N型电晶体之汲极，且该两个N型电晶体之闸极连接至另一个字元线。根据请求项1之单层多晶矽之非挥发性记忆体，其中当该非挥发性记忆体单元被选择且执行一程式化动作时，该控制线、字元线为高电压，而该位元线、源极线、容纳该第一至第四N型电晶体的一P型井为低电压。根据请求项1之单层多晶矽之非挥发性记忆体，其中当该非挥发性记忆体单元被选择且执行一抹除动作时，该位元线、字元线为高电压，而该控制线、源极线、容纳该第一至第四N型电晶体的一P型井为低电压。根据请求项1之单层多晶矽之非挥发性记忆体，其中当该非挥发性记忆体单元被选择且执行一读取动作时，该控制线、字元线为中等电压，而该位元线、源极线、容纳该第一至第四N型电晶体的一P型井为低电压。根据请求项1之单层多晶矽之非挥发性记忆体，其中该第一N型电晶体和第三N型电晶体之闸极电容比为1：3至1：100。根据请求项1之单层多晶矽之非挥发性记忆体，其中该第一N型电晶体和第三N型电晶体之闸极电容比为1：4至1：10。根据请求项1之单层多晶矽之非挥发性记忆体，其中该第三N型电晶体之源极和汲极之间之通道另藉由P型临界电压植入制程在N型通道区域加入磷或其它N型掺杂。一种单层多晶矽之非挥发性记忆体，包含复数个非挥发性记忆体单元，该非挥发性记忆体单元包含：一由N型电晶体所构成之储存节点，其一端连接至一源极线，另一端经由一接触插塞连接至一位元线；一由N型电晶体所构成之控制节点，其一端经由一接触插塞连接至一控制线，其中该储存节点和该控制节点之一闸极连接至一字元线；以及一浮动闸，连接该储存节点和该控制节点之另一闸极；其中当执行程式化时，该位元线输入低电压且该控制线输入高电压，该浮动闸据以产生一耦合电压，其中该浮动闸和该储存节点之间之电压差可吸入电子至该浮动闸，但该浮动闸和该控制节点之间之电压差尚不足以排除电子于该浮动闸；其中当执行抹除时，该位元线输入高电压且该控制线输入低电压，该浮动闸据以产生一耦合电压，其中该浮动闸和该储存节点之间之电压差可排除电子于该浮动闸，但该浮动闸和该控制节点之间之电压差尚不足以吸入电子至该浮动闸。根据请求项13之单层多晶矽之非挥发性记忆体，其中该浮动闸和该储存节点之间之电压差和该储存节点之闸极绝缘氧化层厚度之比例介于6至10百万伏特/每公分。根据请求项13之单层多晶矽之非挥发性记忆体，其中该储存节点和该控制节点之该另一闸极电容比为小于2：3。根据请求项13之单层多晶矽之非挥发性记忆体，其中该储存节点和该控制节点之该另一闸极电容比为1：3至1：100。根据请求项13之单层多晶矽之非挥发性记忆体，其中该储存节点和该控制节点之该另一闸极电容比为1：4至1：10。根据请求项13之单层多晶矽之非挥发性记忆体，其中当执行一程式化动作时的高电压等于执行一抹除动作时的高电压，且执行一程式化动作时的低电压等于执行一抹除动作时的低电压。根据请求项13之单层多晶矽之非挥发性记忆体，其中该字元线电压略高于该高电压。根据请求项13之单层多晶矽之非挥发性记忆体，其中当该非挥发性记忆体单元被选择且执行一读取动作时，该控制线、字元线为中等电压，而该位元线、源极线、容纳该储存节点和控制节点的一P型井为低电压。