一种Booth编码器及乘法器

摘要

本发明公开了一种Booth编码器以及基于该Booth编码器的模(2n-1)乘法器。本发明是针对现有的模(2n-1)乘法器耗费资源，速度较低而提出的。其中，Booth编码器由Booth译码器和Booth选择器组成，Booth译码器包括第一异或门；Booth选择器包括第一同或门、第一二选一反相多路复用器和第二二选一反相多路复用器。一种模(2n-1)乘法器，包括Booth译码器阵列、Booth选择器阵列、压缩阵列和模(2n-1)加法器。本发明的面向模(2n-1)Booth乘法器，在运算过程中，需要个部分积，进而把模(2n-1)乘法器的中间部分积从n个减少为个，大大减少了运算量，从而减少了资源的耗费和关键路径的延迟。

主权项

一种Booth编码器，由Booth译码器和Booth选择器组成，其特征在于，所述Booth译码器包括第一异或门；所述Booth选择器包括第一同或门、第一二选一反相多路复用器和第二二选一反相多路复用器；设A＝an‑1LaiLa0，B＝bn‑1LbiLb0为基于模(2n‑1)表示的需要相乘操作的两个操作数；所述第一异或门包括两个输入端，用于输入操作数B相邻的两位b2k、b2k‑1；所述第一二选一反相多路复用器和第二二选一反相多路复用器分别包括两个数据输入端和一个片选输入端，其中，所述第一二选一反相多路复用器的两个数据输入端分别用于输入操作数B相邻的两位b2k+1、b2k，所述第一二选一反相多路复用器的片选输入端用于输入操作数A中的任一位ai‑1；所述第一同或门包括两个输入端，用于输入操作数A中的ai和操作数B中的b2k+1；所述第二二选一反相多路复用器的两个数据输入端分别用于输入所述第一二选一反相多路复用器的输出端信号和所述第一同或门的输出端信号；所述第二二选一反相多路复用器的片选输入端用于输入所述第一异或门的输出端信号；所述第二二选一反相多路复用器的输出端信号即是第k个部分积的第i位的逻辑值。