| 主权项 |
一种半导体积体电路中产生一资料输出控制信号之电路，其包含：一延迟修正信号产生单元，其配置用于藉由一延迟时间对应之一内部时脉与一延迟锁定回路时脉间之一相位差而延迟一输入信号，以得到一延迟的信号，并闩锁该延迟的信号，以产生一复数个输出致能信号；及一行位址闪切迟滞控制多工器，其配置用于基于一计数信号及一行位址闪切迟滞之使用而产生的一选择信号，于复数个输出致能信号间选定一输出致能信号以获得一选定信号，并输出该选定信号做为该资料输出控制信号，其中，该计数信号的产生系藉由计数该延迟时间内所产生的该内部时脉。如申请专利范围第1项所述之资料输出控制信号产生电路，其中该延迟修正信号产生单元包括：一延迟修正单元，其藉由该内部时脉与该延迟锁定回路时脉间之相位差而延迟该输入信号，并输出该延迟的信号；及一输出致能信号产生单元，其根据该延迟锁定回路时脉而闩锁该延迟修正单元之延迟信号输出，以产生该复数个输出致能信号。如申请专利范围第2项所述之资料输出控制信号产生电路，其中该行位址闪切迟滞控制多工器包括：一信号选择单元，其利用该计数信号与该行位址闪切迟滞间的一差值产生该选择信号；及一多工器，其基于该选择信号而选定该复数个输出致能信号之一，并输出该选定信号做为该资料输出控制信号。如申请专利范围第3项所述之资料输出控制信号产生电路，其中该延迟修正单元包括：一计数器，其输出一复数个计数信号用以设定至少两个运作周期；一多工器，其根据该复数个计数信号而输出包括该内部时脉的一复数个输入信号之一，以做为一输出信号；一第一延迟单元，其藉由一预定延迟值而延迟该多工器的输出信号，以提供一输出信号；一第一延迟控制单元，其根据一相位侦测信号而改变该预定延迟值；及一第一相位侦测单元，其侦测该第一延迟单元输出信号与该延迟锁定回路时脉间之一相位差，并输出该相位侦测信号。如申请专利范围第4项所述之资料输出控制信号产生电路，其中该计数器输出于不同周期期间被启动的第一到第三计数信号，及于该第二计数信号的启动周期期间与该时脉同步被启动的一计数基准信号。如申请专利范围第4项所述之资料输出控制信号产生电路，其中该计数器回应于一半导体积体电路初始化信号运作。如申请专利范围第6项所述之资料输出控制信号产生电路，其中该半导体积体电路初始化信号为一模式暂存器设定信号。如申请专利范围第4项所述之资料输出控制信号产生电路，其中该延迟锁定回路时脉与一外部时脉之上升边缘同步。如申请专利范围第4项所述之资料输出控制信号产生电路，其中该延迟修正单元进一步包括：一频率侦测单元，其根据该内部时脉的频率侦测而设定该第一延迟单元的延迟值为一初始延迟值。如申请专利范围第9项所述之资料输出控制信号产生电路，其中该频率侦测单元回应于一半导体积体电路初始化信号运作。如申请专利范围第10项所述之资料输出控制信号产生电路，其中该半导体积体电路初始化信号为一模式暂存器设定信号。如申请专利范围第9项所述之资料输出控制信号产生电路，其中该频率侦测单元包括：一相位分割器，其分割该时脉成为一第一相位信号与一第二相位信号；一第二延迟单元，其藉由一预定的第二延迟值而延迟该第一相位信号，以提供一输出信号；一第二相位侦测单元，其侦测该第二延迟单元的一输出信号与该第二相位信号间之相位差，并输出一第二相位侦测信号；一第二延迟控制单元，其根据该第二相位侦测单元的该第二相位侦测信号输出而改变该第二延迟值；及一暂存器，其储存根据该相位侦测信号之延迟值。如申请专利范围第12项所述之资料输出控制信号产生电路，其中该频率侦测单元进一步包括：一逻辑元件，其运作该内部时脉及该半导体积体电路初始化信号，并输出一运作的结果到该第二延迟控制单元。如申请专利范围第13项所述之资料输出控制信号产生电路，其中该半导体积体电路初始化信号为一模式暂存器设定信号。如申请专利范围第4项所述之资料输出控制信号产生电路，其中该延迟修正单元进一步包括：一时脉处理单元，其缓冲该内部时脉，并输出一缓冲时脉。如申请专利范围第3项所述之资料输出控制信号产生电路，其中该输出致能信号产生单元包括：一复数个闩锁，其根据该延迟锁定回路时脉而闩锁该延迟修正单元的延迟信号输出，并输出该复数个输出致能信号。如申请专利范围第16项所述之资料输出控制信号产生电路，其中该复数个闩锁为正反器。如申请专利范围第16项所述之资料输出控制信号产生电路，其中该延迟锁定回路时脉与一外部时脉之下降边缘同步。如申请专利范围第3项所述之资料输出控制信号产生电路，其中该信号选择单元包括：一复制延迟单元，其藉由对应于该延迟锁定回路时脉及一读取命令处理时间之一延迟时间而延迟该延迟修正单元的延迟信号输出，以提供一输出信号；一脉冲产生器，其使用该复制延迟单元的输出信号及一计数基准信号而产生一计数脉冲；一计数器，其计数该计数脉冲，以提供基于该计数脉冲的该计数信号；及一选择信号产生器，其利用该计数信号与该行位址闪切迟滞间的该差值产生该选择信号。如申请专利范围第19项所述之资料输出控制信号产生电路，其中该脉冲产生器包括：一第一闩锁元件，其根据该计数基准信号而闩锁一输入信号以得到一闩锁信号，反相该闩锁信号以得到一反相信号，并输出该反相信号；一第二闩锁元件，其根据该复制延迟单元的输出信号而闩锁一输入信号，以得到一闩锁信号，并输出该闩锁信号；一第一逻辑元件，其运算该第一闩锁元件的反相信号输出与该第二闩锁元件的闩锁信号输出，以提供一输出信号；一第三闩锁元件，其根据经缓冲之该时脉而闩锁该第一逻辑元件的输出信号，以得到一闩锁信号，并输出该闩锁信号；及一第二逻辑元件，其运算经延迟之该经缓冲的该时脉及该第三闩锁元件的闩锁信号输出，以产生该计数脉冲。如申请专利范围第20项所述之资料输出控制信号产生电路，其中该第一到第三闩锁元件为正反器。如申请专利范围第20项所述之资料输出控制信号产生电路，其中该第一逻辑元件为执行一互斥或(exclusive-OR)运算之一逻辑闸。如申请专利范围第20项所述之资料输出控制信号产生电路，其中该第二逻辑元件为执行一AND运算之一逻辑闸。如申请专利范围第19项所述之资料输出控制信号产生电路，其中该选择信号产生器包括：一编码器，其编码行位址闪切迟滞资讯以提供一输出信号；及一解码器，其解码该计数器的该计数信号与该编码器之输出信号间之该差异，以得到一解码的信号，并输出该解码的信号做为该选择信号。一种半导体积体电路中产生一资料输出控制信号之方法，其包含：侦测一时脉与一延迟锁定回路时脉间之一第一相位差；使用该第一相位差与藉由处理该延迟锁定回路时脉与一读取命令所得到的一第二相位差，计算该时脉与该延迟锁定回路时脉之间的一第三相位差；根据该延迟锁定回路时脉，藉由延迟该读取命令对应于该第一相位差的一时间而连续地闩锁一信号，以产生一复数个信号；及选定对应于该第三相位差与行位址闪切迟滞资讯之具有一延迟时间的该复数个信号的其中之一，以获得一选定信号，并输出该选定信号做为该资料输出控制信号。如申请专利范围第25项所述之方法，其中该第一相位差为该时脉的时脉脉冲间之相邻时脉脉冲与该延迟锁定回路时脉间之一相位差。如申请专利范围第25项所述之方法，其中该第二相位差为该时脉的时脉脉冲间相同顺序之时脉脉冲与该延迟锁定回路时脉间之一相位差。如申请专利范围第25项所述之方法，其中该第一相位差的侦测包括：比较该延迟锁定回路时脉一相位与一时脉之相位；根据该比较的结果而改变一延迟暂存器值，并藉由对应于该延迟暂存器值的一时间而延迟该时脉；及改变该延迟暂存器值，直到该延迟锁定回路时脉的相位等于该时脉的相位，并储存该延迟暂存器值。如申请专利范围第28项所述之方法，其中该延迟锁定回路时脉与一外部时脉之上升边缘同步。如申请专利范围第28项所述之方法，其中该第一相位差的侦测更包括：侦测该时脉之一频率以得到一侦测频率；设定对应于该侦测频率之一初始延迟暂存器值；及根据一半导体积体电路初始化信号而初始化该延迟暂存器值到该初始延迟暂存器值。如申请专利范围第30项所述之方法，其中该半导体积体电路初始化信号为一模式暂存器设定信号。如申请专利范围第25项所述之方法，其中该第三相位差的计算包括：计数对应于一时间内所产生之该时脉的一时脉脉冲，其中，该时间系对应于该第一相位差与该第二相位差之总和。如申请专利范围第25项所述之方法，其中该资料输出控制信号的输出包括：于该复数个信号之间选定同步于该延迟锁定回路时脉的一信号，以得到该选定信号，并输出该选定信号成为该资料输出控制信号，其中，该延迟锁定回路时脉系于顺序上对应该第三相位差与该行位址闪切迟滞资讯。如申请专利范围第33项所述之方法，其中该延迟锁定回路时脉与一外部时脉之下降边缘同步。 |
