| 主权项 |
一介面转换电路，应用于一3D非交错式晶片与一后端影像压缩晶片之间，包括：一降窗格速率电路，该降窗格速率电路用以将一第一垂直同歩信号除频，并以产生之第二垂直同歩讯号为遮罩将一第一水平同步信号转换为一第二水平同歩信号；一像素时脉倍频电路，该像素时脉倍频电路用以将一第一像素时脉信号倍频，并产生一第二像素时脉信号；以及一资料宽度转换电路，该资料宽度转换电路用以将一资料宽度为M位元且以该第一像素时脉信号之频率输入之一输入资料，转换为一资料宽度为M/2位元且以该第二像素时脉信号之频率输出之一输出资料。如申请专利范围第1项所述之介面转换电路，其中该降窗格速率电路更包括：一T型正反器与一及闸；其中，该T型正反器之一资料输入端连接至一偏压电源，该T型正反器之一时脉端可输入该第一垂直同歩信号，该T型正反器之一资料输出端可输出该第二垂直同歩信号，该T型正反器之一清除端连接于一接地端，该及闸之一第一输入端连接至该T型正反器之资料输出端，该及闸之一第二输入端可输入该第一水平同歩信号，该及闸之一输出端可输出该第二水平同歩信号。如申请专利范围第1项所述之介面转换电路，其中该像素时脉倍频电路更包括：一互斥或闸与一延迟元件；其中，该互斥或闸之一第一输入端可输入该第一像素时脉信号，该互斥或闸之一输出端可输出该第二像素时脉信号，该延迟元件之一输入端可输入该第一像素时脉信号，该延迟元件之一输出端连接该互斥或闸之一第二输入端。如申请专利范围第1项所述之介面转换电路，其中该资料宽度转换电路更包括：一第一D型正反器、一第二D型正反器、一第三D型正反器与一多工器；其中，该第一D型正反器之一资料输入端可输入该较低位元输入资料，该第一D型正反器之一时脉端可输入该第一像素时脉信号，该第二D型正反器之一资料输入端可输入该较高位元输入资料，该第二D型正反器之一时脉端可输入该第一像素时脉信号，该多工器之一第一输入端连接至该第一D型正反器之一输出端，该多工器之一第二输入端连接至该第二D型正反器之一输出端，该多工器之一时脉端可输入该第一像素时脉信号，该第三D型正反器之一资料输入端连接至该多工器之一输出端，该第三D型正反器之一时脉端可输入该第二像素时脉信号，该第三D型正反器之一输出端可输出该输出资料。如申请专利范围第1项所述之介面转换电路，其中该3D非交错式晶片符合CCIR601规格。如申请专利范围第1项所述之介面转换电路，其中该后端影像压缩晶片可为一MPEG－4/H.264编码器。如申请专利范围第1项所述之介面转换电路，其中该第一垂直同歩信号之频率为60Hz，该第二垂直同歩信号之频率为30Hz。如申请专利范围第1项所述之介面转换电路，其中该第二垂直同歩信号与该第一水平同歩信号连接至一及闸的二输入端，使得该及闸输出端输出该第二水平同歩信号，使得该第二水平同歩信号在该第二垂直同歩信号致能时动作。如申请专利范围第1项所述之介面转换电路，其中该第一像素时脉信号频率为27MHz，该第二像素时脉信号频率为54MHz。如申请专利范围第1项所述之介面转换电路，其中该M为16。如申请专利范围第1项所述之介面转换电路，其中该输入资料可分为一较低位元输入资料与一较高位元输入资料，且该较低位元输入资料与该较高位元输入资料之资料宽度皆为M/2。如申请专利范围第1项所述之介面转换电路，其中该第一垂直同歩信号与该第一水平同歩信号由该3D非交错式晶片输入至该降窗格速率电路，该第二垂直同歩信号与该第二水平同歩信号由该降窗格速率电路输出至该后端影像压缩晶片。如申请专利范围第1项所述之介面转换电路，其中该第一像素时脉信号由该3D非交错式晶片输入至该像素时脉倍频电路，该第二像素时脉信号由该像素时脉倍频电路输出至该后端影像压缩晶片。如申请专利范围第1项所述之介面转换电路，其中该输入资料由该3D非交错式晶片输入至该资料宽度转换电路，该输出资料由该资料宽度转换电路输出至该后端影像压缩晶片。如申请专利范围第11项所述之介面转换电路，其中该较低位元输入资料为一CbCr信号，该较高位元输入资料为一Y信号。如申请专利范围第11项所述之介面转换电路，其中该较高位元输入资料为一CbCr信号，该较低位元输入资料为一Y信号。如申请专利范围第3项所述之介面转换电路，其中该延迟元件可由复数个缓冲器串接而成。如申请专利范围第3项所述之介面转换电路，其中该延迟元件所输出之信号较该延迟元件所输入之信号延迟1/4周期。如申请专利范围第4项所述之介面转换电路，其中该第一像素时脉信号为第一准位时，该多工器输出该较低位元输入资料，该第一像素时脉信号为第二准位时，该多工器输出该较高位元输入资料。 |
