| 主权项 |
一种半导体记忆装置，其包含：复数记忆胞，其系藉由流入该等记忆胞之电流来写入资料于该等复数记忆胞；复数字元线，其系连接于前述记忆胞之节点；复数位元线，其系连接于前述记忆胞之其他节点；复数感测放大器，其系经由前述位元线来检测储存于前述记忆胞之资料，经由前述位元线来对于前述记忆胞写入资料，并且闩锁被读出之资料或应写入之资料；及复数之转移闸，其系从前述感测放大器连接或切断前述位元线；其中在对于连接至前述复数字元线中经活化之字元线之前述复数记忆胞连续地写入资料之串列存取期间，该等转移闸断开该等感测放大器与该等位元线之连接，直到在该串列存取中被选择之该等感测放大器全部闩锁资料，且该等转移闸在被选择之感测放大器全部闩锁资料后，将该等被选择之感测放大器与该等位元线连接。如请求项1之半导体记忆装置，其中进一步包含计数器，其系计算前述串列存取期间中对于该等被选择之感测放大器之资料写入或自该等被选择之感测放大器读出资料之次数，于该写入次数达到特定值时，使第一信号活化；根据前述第一信号之活化，前述转移闸成为启动(ON)状态。如请求项2之半导体记忆装置，其中前述计数器系藉由从前述串列存取期间之开始，计算时脉(clock)信号之脉波，藉此计算对于该等被选择之感测放大器之资料写入或自该等被选择之感测放大器读出资料之次数，该时脉信号系控制读出动作或写入动作者。如请求项2之半导体记忆装置，其中前述计数器包含：加法电路，其系计算前述写入或读出之次数；及闸电路，其系设定前述特定值，并从前述加法电路接受前述写入或读出之次数，并于该写入或读出之次数达到前述特定值时使前述第一信号活化。如请求项4之半导体记忆装置，其中前述闸电路包含：复数熔丝电路，其等分别具有经由电阻连接于电源且经由熔丝接地之节点，并藉由熔断或不熔断该复数熔丝电路之前述熔丝来决定前述特定值；及闸群，其系输出藉由运算前述写入或读出之次数及前述复数熔丝电路之各节点之信号而获得之前述第一信号。如请求项1之半导体记忆装置，其中前述转移闸系根据表示资料写入动作或资料读出动作结束之第二信号而成为启动(ON)状态。如请求项1之半导体记忆装置，其中前述感测放大器之各个包含：感测节点对，其系与连接于前述感测放大器之各个之成对之位元线相对应而设置；及闩锁电路，其系连接于前述感测节点对之间，而闩锁资料于该感测节点对；该闩锁电路包含：第一闩锁部，其系在资料闩锁于前述感测放大器时、或资料自前述感测放大器被写入至前述记忆胞时动作；及第二闩锁部，其系在资料闩锁于前述感测放大器时不动作，而在资料自前述感测放大器被写入至前述记忆胞时动作。如请求项2之半导体记忆装置，其中前述感测放大器之各个包含：感测节点对，其系与连接于前述感测放大器之各个之成对之位元线相对应而设置；及闩锁电路，其系连接于前述感测节点对之间，而闩锁资料于该感测节点对；该闩锁电路包含：第一闩锁部，其系在资料闩锁于前述感测放大器时、或资料自前述感测放大器被写入至前述记忆胞时动作；及第二闩锁部，其系在资料闩锁于前述感测放大器时不动作，而在资料自前述感测放大器被写入至前述记忆胞时动作。如请求项3之半导体记忆装置，其中前述感测放大器之各个包含：感测节点对，其系与连接于前述感测放大器之各个之成对之位元线相对应而设置；及闩锁电路，其系连接于前述感测节点对之间，而闩锁资料于该感测节点对；该闩锁电路包含：第一闩锁部，其系在资料闩锁于前述感测放大器时、或资料自前述感测放大器被写入至前述记忆胞时动作；及第二闩锁部，其系在资料闩锁于前述感测放大器时不动作，而在资料自前述感测放大器被写入至前述记忆胞时动作。如请求项6之半导体记忆装置，其中前述感测放大器之各个包含：感测节点对，其系与连接于前述感测放大器之各个之成对之位元线相对应而设置；及闩锁电路，其系连接于前述感测节点对之间，而闩锁资料于该感测节点对；该闩锁电路包含：第一闩锁部，其系在资料闩锁于前述感测放大器时、或资料自前述感测放大器被写入至前述记忆胞时动作；及第二闩锁部，其系在资料闩锁于前述感测放大器时不动作，而在资料自前述感测放大器被写入至前述记忆胞时动作。如请求项1之半导体记忆装置，其中在资料自前述感测放大器被写入至前述记忆胞时供给至前述记忆胞之电流系由外部之基准电位所供给。如请求项1之半导体记忆装置，其中前述感测放大器系以具有互为相反极性之资料之一方为基准，来检测另一方之资料。如请求项1之半导体记忆装置，其中前述感测放大器系对于每一对位元线对，交互配置于记忆胞阵列之左右。 |
