| 主权项 |
一种记忆元件，包括：一基板，其包括积体电路构件，包括复数个导体层，该些导体层系用以连接至少部分该些积体电路构件，该复数个导体层系包括一第一层、以及位于该第一层之上之一特别层；该特别层包括一第一电极其具有一上表面，一第二电极其具有一上表面，一第三电极其具有一上表面，分别位于该第一电极与该第二电极之间之一绝缘构件及位于该第二电极与该第三电极之间之另一绝缘构件，以形成一第一和一第二记忆胞的一部份；两个导桥，其分别位于该第一与第二电极之间并横跨该绝缘构件处及位于该第二与第三电极之间并横跨该另一绝缘构件处，该些导桥具有一第一侧以及一第二侧，并以该第一侧接触至该第一、第二与第三电极之该上表面且该导桥横跨该绝缘构件方向之两侧面分别位于该第一电极与第二电极及该第二电极与第三电极上，其中该导桥具有一记忆材料，该记忆材料具有至少二固态相；一基底构件以连接该绝缘构件及另一绝缘构件；以及一导体，位于该复数个导体层之至少一层中，该导体系位于该特别层之上并接触至该导桥其中该基底构件的厚度系大于该绝缘构件及另一绝缘构件的宽度。如申请专利范围第1项所述之元件，其中该基板包括：一绝缘元件，其形成一半导体本体构件于该第一层之下，该绝缘元件包括一终端于该第二电极之下、以及一导体延伸穿过至少该第一层而位于该终端与该第二电极之间。如申请专利范围第1项所述之元件，其中该绝缘构件之厚度系为约50奈米以下，且该导桥包括一薄膜其厚度系为约50奈米以下、且其宽度系为50奈米以下。如申请专利范围第1项所述之元件，其中该绝缘构件之厚度系为约20奈米以下，且该导桥包括一薄膜其厚度系为约20奈米以下、且其宽度系为20奈米以下。如申请专利范围第1项所述之元件，其中该导桥之厚度系为约10奈米或以下、且其宽度系为约10奈米或以下。如申请专利范围第1项所述之元件，其中该导桥包括一顶侧与一底侧，且该第一侧系为该底侧。如申请专利范围第2项所述之元件，其中该绝缘元件包括一电晶体。如申请专利范围第2项所述之元件，其中该终端包括在一半导体基板中之一掺杂区域。如申请专利范围第2项所述之元件，其中该绝缘元件包括一电晶体，且该终端包括在一半导体基板中之一掺杂区域，其系作用为该电晶体之一源极或汲极，且相邻于该掺杂区域处更包括一电晶体闸极结构于该半导体基板上。如申请专利范围第1项所述之元件，其中该绝缘构件包括氮化矽。如申请专利范围第1项所述之元件，其中该记忆材料包括由锗、锑、与碲所形成之组合物。如申请专利范围第1项所述之元件，其中该记忆材料包括至少二个选自下列群组之材料所组成之组合物：锗(Ge)、锑(Sb)、碲(Te)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、以及金(Au)。一种积体电路，包括：一半导体基板；复数个电路构件其具有复数个终端，该些终端包括在该半导体基板中之掺杂区域，且该半导体基板包括一周边区域其包括用以处理资料之功能电路构件、以及一阵列区域其包括存取电路构件，该存取电路构件系用于一可程式化记忆细胞阵列中；复数个导体层，该些导体层系用以将位于该周边区域中之至少部分该些功能电路构件连接至该阵列区域，该复数个导体层系包括位于该半导体基板上之一第一层、以及位于该第一层之上之一特别层；该特别层系包括于该阵列区域以及一电极对阵列中，其中该电极对阵列中之每一对电极系包括一第一电极其具有一上表面、一第二电极其具有一上表面、一绝缘构件其系位于该第一电极与该第二电极之间；一可程式化导桥阵列，该阵列中之导桥系安排位于该特别层中之该对应电极对中之该第一与第二电极之间、横跨该绝缘构件处，该导桥具有一第一侧与一第二侧，并以该第一侧接触至该第一与第二电极之该上表面，且该导桥横跨该绝缘构件方向之两侧面分别位于该第一电极与第二电极上，且其中该导桥包括一记忆材料，该记忆材料具有至少二固态相；以及复数个导体其系位于该复数个导体层之至少一层中之该阵列区域中、并位于该特别层之上，该些导体系作用为位元线而连接至该可程式化导桥阵列中之各该导桥。如申请专利范围第13项所述之积体电路，其中该绝缘构件之厚度系为约50奈米以下，且该导桥系包括一薄膜，该薄膜之厚度系为约50奈米以下、且其宽度系为约50奈米以下。如申请专利范围第13项所述之积体电路，其中该绝缘构件之厚度系为约20奈米以下，且该导桥系包括一薄膜，该薄膜之厚度系为约20奈米以下、且其宽度系为约20奈米以下。如申请专利范围第13项所述之积体电路，其中该导桥之厚度系为约10奈米以下、且其宽度系为约10奈米以下。一种用以制造一记忆元件之方法，包括：形成复数个电路元件于一半导体基板中，该些电路元件具有复数个终端，该些终端包括位于该半导体基板中之掺杂区域，且该半导体基板包括一周边区域其包括用以处理资料之功能电路构件、以及一阵列区域其包括存取电路构件，该存取电路构件系用于一可程式化记忆细胞阵列中，该阵列区域亦包括一接点阵列于该基板之一上表面上；形成复数个导体层，该些导体层系用以将位于该周边区域中之至少部分该些构件连接至该阵列区域，该复数个导体层系包括位于该半导体基板上之一第一层、以及位于该第一层之上之一特别层；该特别层系包括于该阵列区域中，其具有一上表面且包括一电极对阵列，包括相对应之第一电极与第二电极、以及位于该第一与第二电极间之对应一绝缘构件，其中该第二电极系接触至该接点阵列中之对应一接点，且其中该第一与第二电极、以及该绝缘构件系延伸至该特别层之该上表面，且该导桥横跨该绝缘构件方向之两侧面分别位于该第一电极与第二电极上，且该绝缘构件在该第一与第二电极之该上表面之间具有一宽度；形成一记忆材料导桥阵列于该特别层之该上表面，该导桥阵列包括使用于该电极对阵列中之每一电极对之一导桥，其接触对应之该第一与第二电极、并延伸横跨对应之该绝缘构件，该导桥包括一记忆材料薄膜其具有一第一侧与一第二侧、且系以该第一侧接触至对应之该第一与第二电极，该导桥定义位于该第一与第二电极间之一电流路径于横跨该绝缘构件处，该电流路径长度系由该绝缘构件之该宽度所定义，其中该记忆材料具有至少二固态相；以及形成一图案化导电层于该导桥之上，并形成一接点阵列于该电极对阵列中之该些第一电极以及该图案化导电层之间。如申请专利范围第17项所述之方法，其中该该阵列区域包括复数条字元线以及绝缘元件，该些绝缘元件系由该复数条字元线上之信号所控制，且该图案化导电层包括复数条位元线。如申请专利范围第17项所述之方法，其中在该电极对阵列中之二电极对系包含排列于同一列中之导电构件，包括第一导电构件，其作用为该二电极对中之一第一者的一第二电极，一第二导电构件，其在该二电极对中均作用为第一电极，以及一第三导电构件，其在该二电极对中之一第二者作用为一第二电极。如申请专利范围第17项所述之方法，其中该记忆材料包括由锗、锑、与碲所形成之组合物。如申请专利范围第17项所述之方法，其中该记忆材料包括至少二个选自下列群组之材料所组成之组合物：锗(Ge)、锑(Sb)、碲(Te)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、以及金(Au)。 |
