| 主权项 |
一种记忆体结构，包括：一记忆胞阵列，位于一半导体基板上，一对记忆胞包括：位于该半导体基板上之第一与第二字元线而沿着一第一方向平行延伸，该第一字元线具有一字元线宽度以及一主要侧壁表面，该第二字元线具有一字元线宽度以及一主要侧壁表面；第一与第二侧壁介电构件，该第一侧壁介电构件系形成于该第一字元线之主要侧壁表面上，该第二侧壁介电构件系形成于该第二字元线之主要侧壁表面上；位于该基板中且介于该第一与第二字元线之间之第一与第二掺杂区域；第一与第二记忆构件，包括一可程式化电阻材料其在该第一与第二侧壁介电构件之上具有一主动区域、该第一与第二记忆构件位于该第一与第二字元线之间，该第一记忆构件具有一底表面而电接触至该第一掺杂区域，该第二记忆构件具有一底表面而电接触至该第二掺杂区域；一顶电极构件具有沿着一第二方向平行延伸之侧边，该第二方向系垂直于该第一方向，该顶电极结构系位于该第一与第二记忆构件之上并电接触至该第一与第二记忆构件，该第一与第二记忆构件具有与该顶电极结构之侧边对准之侧边；以及一介电隔离结构，其系隔离在相邻字元线之间之该第一与第二掺杂区域。如申请专利范围第1项所述之记忆体结构，其中该对记忆胞包括第一与第二底电极其包括电极材料，该第一底电极系位于该第一记忆构件与该第一掺杂区域之下，该第二底电极系位于该第二记忆构件与该第二掺杂区域，该第一与第二底电极系位于该第一与第二字元线之间，该第一与第二底电极包括一左底电极与一右底电极。如申请专利范围第1项所述之记忆体结构，其中该第一与第二记忆构件之厚度系为约20奈米或以下。如申请专利范围第1项所述之记忆体结构，其中该第一与第二记忆构件之厚度系介于约2奈米至约50奈米之间。如申请专利范围第1项所述之记忆体结构，其中该些记忆构件之厚度系实质上少该第一与第二字元线之字元线宽度之一半。如申请专利范围第1项所述之记忆体结构，更包括：第三掺杂区域其位于该基板中并相邻于该第一字元线，该第三掺杂区域系组态为一存取电晶体之一源极终端，该存取电晶体包括一字元线做为闸极、以及该第一与第二掺杂区域之一做为汲极。如申请专利范围第6项所述之记忆体结构，其中该记忆胞包括：(a)一存取电晶体，(b)一记忆构件，以及(c)一顶电极结构，使得该些记忆胞系设置为一交错点阵列。如申请专利范围第7项所述之记忆体结构，更包括：复数条位元线其系与该第二方向平行而延伸，每一该位元线具有一位元线宽度，其中相邻之位元线系以一第一分隔距离而隔离；该第一与第二字元线之间系以一第二分隔距离而隔离；每一第一与第二记忆胞具有一记忆胞面积，该记忆胞面积沿着该第一方向具有一第一侧边、而沿着该第二方向具有一第二侧边，该第一侧边之长度系等于该字元线宽度与该第二分隔距离，且该第二侧边之长度系等于该位元线宽度与该第一分隔距离。如申请专利范围第8项之记忆体结构，其中该第一侧边之长度系等于一特征尺寸F之两倍，且该第二侧边之长度系等于该特征尺寸F之两倍，使得该记忆胞面积系等于约4F2。如申请专利范围第7项所述之记忆体结构，更包括：复数条位元线其系系沿着该第二方向平行延伸，每一该位元线具有一位元线宽度，每一该位元线系位于该顶电极结构之上并电接触至该顶电极结构，其中相邻之位元线系以一第一分隔距离而隔离；该第一与第二字元线之间系以一第二分隔距离而隔离；每一该第一与第二记忆胞具有一记忆胞面积，该记忆胞面积沿着该第一方向具有一第一侧边、而沿着该第二方向具有一第二侧边，该第一侧边之长度系等于该字元线宽度与该第二分隔距离，且该第二侧边之长度系等于该位元线宽度与该第一分隔距离。如申请专利范围第10项所述之记忆体结构，其中该第一侧边长度系等于一特征尺寸F之两倍，且该第二侧边之长度系等于该特征尺寸F之两倍，使得该记忆胞面积系等于约4F2。如申请专利范围第1项所述之记忆体结构，其中该些字元线系位于一第一介电层之上，并包括一第一导电层于该第一介电层之上，并包括一第二导电层于该第一导电层之上。如申请专利范围第12项所述之记忆体结构，其中该第一介电层包括二氧化矽，该第一导电层包括掺杂多晶矽，且该第二导电层包括矽化物。如申请专利范围第1项所述之记忆体结构，其中该侧壁介电构件包括氮化矽。如申请专利范围第1项所述之记忆体结构，其中该可程式化电阻材料具有至少二固态相其可藉由一电流而可逆地诱发。如申请专利范围第1项所述之记忆体结构，其中该可程式化电阻材料具有至少二固态相其可藉由施加一电压于该第一与第二掺杂区域与该顶电极构件之间而可逆地诱发。如申请专利范围第1项所述之记忆体结构，其中该可程式化电阻材料具有至少二固态相，包括一大致非晶相与一大致结晶相。如申请专利范围第1项所述之记忆体结构，其中该可程式化电阻材料包括由选自以下群组之二者以上材料所组合之合金：锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫与金。如申请专利范围第2项所述之记忆体结构，其中该顶电极构件与该底电极包括选自下列群组之一元素：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌、及其合金。如申请专利范围第2项所述之记忆体结构，其中该底电极包括钛与氮。如申请专利范围第2项所述之记忆体结构，其中该底电极包括钽与氮。如申请专利范围第2项所述之记忆体结构，其中该底电极包括矽化物。一种用以在一半导体基板上制造一记忆体结构之方法，包括：形成一记忆胞阵列于一半导体基板上；形成第一与第二字元线于该半导体基板上之一闸极介电层之上，该第一与第二字元线系沿着一第一方向而平行延伸，该第一字元线具有一字元线宽度以及一主要侧壁表面，该第二字元线具有一字元线宽度以及一主要侧壁表面；形成第一与第二侧壁介电构件，该第一侧壁介电构件形成于该第一字元线之主要侧壁表面上，该第二侧壁介电构件形成于该第二字元线之主要侧壁表面上；形成第一与第二掺杂区域于该基板中且位于该第一与第二字元线之间；形成第一与第二记忆构件其包括可程式化电阻材料于该第一与第二侧壁介电构件之上，该第一与第二记忆构件位于该第一与第二字元线之间，该第一记忆构件具有一底表面其电接触至该第一掺杂区域，该第二记忆构件具有一底表面其电接触至该第二掺杂区域；形成一顶电极结构位于该第一与第二记忆构件之上并与该些记忆构件电接触，该顶电极结构具有沿着一第二方向平行延伸之侧边，该第二方向系垂直于该第一方向，且该第一与第二记忆构件具有与该顶电极结构对准之侧壁；以及形成介电隔离结构，其中该些介电隔离结构系隔离位于该第一与第二字元线之间之该第一与第二掺杂区域。如申请专利范围第23项所述之方法，其中该记忆胞阵列包括第一与第二底电极其包括电极材料，该第一底电极系位于该第一记忆构件与该第一掺杂区域之间，该第二底电极系位于该第二记忆构件与该第二掺杂区域之间。如申请专利范围第23项所述之方法，更包括：形成第三掺杂区域于该基板中而相邻于该第一字元线，该第三掺杂区域系组态为存取电晶体之源极终端，该存取电晶体包括一字元线做为闸极、以及该第一与第二掺杂区域之一做为汲极。如申请专利范围第25项所述之方法，其中该记忆胞阵列包括第一与第二记忆胞，每一记忆胞包括：(a)一存取电晶体，(b)一记忆构件，以及(c)一顶电极结构，使得该些记忆胞系设置为一交错点阵列。如申请专利范围第26项所述之方法，更包括：形成复数条位元线其系与该第二方向平行而延伸，每一该位元线具有一位元线宽度，其中相邻之位元线系以一第一分隔距离而隔离；该第一与第二字元线系以一第二分隔距离而隔离；每一该第一与第二记忆胞具有一记忆胞面积，该记忆胞面积沿着该第一方向具有一第一侧边、而沿着该第二方向具有一第二侧边，该第一侧边之长度系等于该字元线宽度与该第二分隔距离，且该第二侧边之长度系等于该位元线宽度与该第一分隔距离。如申请专利范围第27项所述之方法，其中该第一侧边之长度系等于一特征尺寸F之两倍，且该第二侧边之长度系等于该特征尺寸F之两倍，使得该记忆胞面积系等于约4F2。如申请专利范围第26项所述之方法，更包括：形成复数条位元线其系沿着该第二方向平行延伸，每一该位元线具有一位元线宽度，每一该位元线系位于该顶电极结构之上并与之形成电接触，相邻之位元线系以一第一分隔距离而隔离；该第一与第二字元线系以一第二分隔距离而隔离；每一该第一与第二记忆胞具有一记忆胞面积，该记忆胞面积沿着该第一方向具有一第一侧边、而沿着该第二方向具有一第二侧边，该第一侧边之长度系等于该字元线宽度与该第二分隔距离，且该第二侧边之长度系等于该位元线宽度与该第一分隔距离。如申请专利范围第29项所述之方法，其中该第一侧边之长度系等于一特征尺寸F之两倍，且该第二侧边之长度系等于该特征尺寸F之两倍，使得该记忆胞面积系等于约4F2。如申请专利范围第23项所述之方法，其中在该基板中形成该第一与第二掺杂区域之步骤包括：藉由使用该该第一与第二字元线做为遮罩而布植掺杂物于该基板中，以形成该第一与第二掺杂区域；以及蚀刻该第一与第二掺杂区域，以形成该第一与第二掺杂区域。如申请专利范围第23项所述之方法，其中在该基板中形成该第一与第二掺杂区域之步骤包括：藉由使用该该第一与第二字元线做为遮罩而进行选择性磊晶成长，以形成该第一与第二掺杂区域；以及蚀刻该第一与第二掺杂区域，以形成该第一与第二掺杂区域。一种在一半导体基板上制造一记忆胞阵列之方法，包括：形成一闸极介电层于该基板上，形成一第一导电层于该闸极介电层之上，形成一第二介电层于该第一导电层之上，图案化复数条光阻剂于该第二介电层之上，其中相邻之光阻剂条系被一分隔距离所分隔，该些光阻剂条系沿着第一方向而平行延伸，该些光阻剂条具有一条宽度；蚀刻该第一导电层与该第二介电层以外露该闸极介电层未被该些光阻剂条所覆盖之部分，进而形成复数条字元线沿着该第一方向而平行延伸，该些字元线具有侧壁表面；利用该些字元线做为遮罩而形成复数个第一掺杂区域于该基板中；形成一第三介电层于该些字元线之上以及该闸极介电层之外露部分之上；针对该第三介电层进行非等向性蚀刻，以形成复数个第一字元线结构，该些被包覆的字元线结构系在期间定义复数个沟槽，其中该复数个字元线结构中被包覆之字元线结构系包括：(a)该复数条字元线中之一字元线，(b)位于该字元线之侧壁表面上之介电侧壁子，(c)一介电罩于该字元线之上；利用该些字元线结构做为遮罩，形成复数个第二掺杂区域于该基板之上或该基板之中的沟槽之中；形成一可程式化电阻层于该些字元线结构之上、以及在该复数个沟槽中的隔沟槽之一中；蚀刻该可程式化电阻层与该隔沟槽之一中之第二掺杂区域，进而从该可程式化电阻层形成复数对记忆构件结构，并从该些第二掺杂区域形成掺杂区域对，该些掺杂区域对包括第三与第四掺杂区域介于相邻之字元线结构之间，该些记忆构件结构对包括第一与第二记忆构件结构于相邻之字元线结构之间且具有底表面电接触至对应之第三与第四掺杂区域，该记忆构件结构具有上表面；形成一位元线材料层于该记忆构件结构之上表面上；以及进行蚀刻以形成复数条位元线以及复数个记忆构件，进而形成一记忆胞阵列，该些记忆构件包括该第一与第二记忆构件结构之一之一部分，该些位元线具有沿着一第二方向平行延伸之侧壁，该第二方向系垂直于该第一方向，该些记忆构件具有与该位元线之侧壁对准之侧壁。 |
