| 主权项 |
一种非挥发性半导体记忆装置，其具备有：记忆器阵列，其配置有各个依照临限电压记忆N位元之逻辑值之多个非挥发性之记忆单元电晶体，成为行列状；记忆器阵列用感测放大器，其在下部验证时，根据下部验证用之临限电压之区分，以2分探索法对被选择之记忆单元之临限电压之范围，进行N次检查，依此输出N位元之逻辑值，在上部验证时，根据上部验证用之临限电压之区分，以2分探索法对被选择之记忆单元之临限电压之范围，进行N次检查，依此输出N位元之逻辑值；页缓冲器，其具有N个位元，分别用以记忆对于对应之记忆单元写入之写入目标值；遮罩缓冲器，其具有多个位元，分别用以记忆用以决定对于对应之记忆单元进行处理之值；写入驱动器，其当与上述被选择之记忆单元对应之遮罩缓冲器内之位元表示第1值时，选择写入脉波之施加；和验证电路，其使从上述记忆器阵列用感测放大器输出之N位元之逻辑值，和上述页缓冲器内之对应之N位元之写入目标值进行比较，在比较结果为一致时，输出表示验证成功之信号，在比较结果为不一致时，输出表示验证失败之信号；其中上述验证电路，在比较结果判定为一致之情况，在与上述被选择之记忆单元对应之上述遮罩缓冲器内之位元表示上述第1值时，将上述遮罩缓冲器内之位元重写成为第2值。如申请专利范围第1项之非挥发性半导体记忆装置，其中上述验证电路，在上部验证前，对于上述写入目标值对应到上述被选择之记忆单元之临限电压为最小之范围之记忆单元，将上述第2值传输到对应之上述遮罩缓冲器之位元；和上述验证电路，在上部验证时，在与上述进行比较之N位元之逻辑值对应之上述遮罩缓冲器之位元为上述第2值时，即使上述比较结果为不一致，亦输出表示验证成功之信号。如申请专利范围第1项之非挥发性半导体记忆装置，其中更具备有电压控制电路，其依照下部验证之重复次数，增加写入脉波之电压；上述验证电路，在被选择之多个记忆单元中，检查从上述记忆器阵列用感测放大器输出之N位元之逻辑值，是否对应到指定之临限值以下，且对应之遮罩缓冲器之位元是否存在有上述第1值之记忆单元；上述验证电路，在上述记忆单元未存在时，在被选择之多个记忆单元中，对于对应到上述页缓冲器之N位元之逻辑值为最大临限值之范围之记忆单元，将上述第1值传输到对应之上述遮罩缓冲器之位元，对于上述页缓冲器之N位元之逻辑值未对应到上述最大临限值之范围之记忆单元，将上述第2值传输到对应之上述遮罩缓冲器之位元；上述电压控制电路，使对上述遮罩缓冲器之上述第1值或上述第2值之传输后之写入脉波之电压之增加幅度，大于对上述遮罩缓冲器之上述第1值或上述第2值之传输前之写入脉波之电压之增加幅度。如申请专利范围第1项之非挥发性半导体记忆装置，其中上述页缓冲器和上述遮罩缓冲器构成缓冲器阵列；在上述缓冲器阵列和上述验证电路之间，传输上述写入目标值和用以决定上述处理之值；上述记忆器阵列用感测放大器，将被记忆在上述记忆单元之N位元之逻辑值之各个位元，以串列之方式经由读写兼用汇流排，传输到上述验证电路；上述验证电路，经由上述读写兼用汇流排，将用以决定上述处理之值，传输到上述写入驱动器。如申请专利范围第4项之非挥发性半导体记忆装置，其中上述验证电路具备有：位元线对偶，其与上述缓冲器阵列连接；比较部，其使上述位元线对偶之一方之位元线之资料之位准，和上述读写兼用汇流排之资料之位准，进行是否一致之比较，将依照比较结果之资料输出到上述位元线对偶；感测放大器部，其对输出有与上述比较结果对应之资料之上述位元线对偶之资料，进行放大；闩锁部，其接受上述被放大之上述位元线对偶之资料，闩锁与上述位元线对偶之资料之位准对应之逻辑值；验证判定部，其根据被上述闩锁部闩锁之逻辑值，输出验证结果；和驱动器部，其将根据被上述闩锁部闩锁之逻辑值之值，经由上述位元线对偶，输出到上述缓冲器阵列；在验证时，从上述记忆器阵列用感测放大器记忆在记忆单元之N位元之逻辑值之各个位元，串列地被输入到上述读写兼用汇流排；在验证时，上述缓冲器阵列内之页缓冲器之N位元之写入目标值之各个位元，串列地被输入到上述位元线对偶之一方之位元线；上述验证判定部，对于上述N位元之逻辑值之第N位元和上述N位元之写入目标值之第N位元，在上述比较部之比较，上述感测放大器部之放大，和上述闩锁部之闩锁之后，根据被上述闩锁部闩锁之逻辑值，输出验证结果；上述驱动器部，在验证时，在对上述第N位元之上述处理之后，将根据被上述闩锁部闩锁之资料之值，经由上述位元线对偶，输出到上述缓冲器阵列内之上述遮罩缓冲器之对应之位元。如申请专利范围第5项之非挥发性半导体记忆装置，其中上述验证电路更在将上述记忆器阵列之记忆单元所记忆之N位元之逻辑值，传输到上述页缓冲器之对应之N位元时，将从上述记忆器阵列用感测放大器记忆在记忆单元之N位元之逻辑值之各个位元，串列地输入到上述读写兼用汇流排；在上述位元线对偶之一方之位元线，输入固定值；上述驱动器部，对于上述N位元之逻辑值之第N位元，在上述比较部之比较，上述感测放大器部之放大，和上述闩锁部之闩锁之后，将根据被上述闩锁部闩锁之资料之值，经由上述位元线对偶，输出到上述缓冲器阵列内之上述页缓冲器之对应之位元。如申请专利范围第5项之非挥发性半导体记忆装置，其中上述验证电路更在将上述遮罩缓冲器所记忆之位元传输到上述写入驱动器时，在上述读写兼用汇流排，输入固定值；在上述位元线对偶之一方之位元线，输入用以表示构成上述缓冲器阵列之遮罩缓冲器之处理之值；上述驱动器部，在表示上述处理之值之上述比较部之比较，上述感测放大器部之放大，和上述闩锁部之闩锁之后，将根据被上述闩锁部闩锁之资料之值，经由上述读写兼用汇流排，输出到上述写入驱动器。如申请专利范围第5项之非挥发性半导体记忆装置，其中上述验证电路更在根据被记忆在上述页缓冲器之N位元之写入目标值，和被记忆在上述记忆器阵列之记忆单元之N位元之逻辑值，产生新的N位元之写入目标值，将上述新的N位元之写入目标值传输到上述页缓冲器时，从上述记忆器阵列用感测放大器记忆在记忆单元之N位元之逻辑值之各个位元，串列地输入到上述读写兼用汇流排；构成上述缓冲器阵列之页缓冲器内之N位元之写入目标值之各个位元，串列地输入到上述位元线对偶之一方之位元线；和上述驱动器部，在上述各个位元之上述比较部之比较，上述感测放大器部之放大，和上述闩锁部之闩锁之后，将根据被上述闩锁部闩锁之资料之值，经由上述位元线对偶，输出到上述页缓冲器之对应之位元。如申请专利范围第5项之非挥发性半导体记忆装置，其中上述验证电路，在上述页缓冲器内之N位元之写入目标值为指定之逻辑值时，且在将指定之值传输到上述遮罩缓冲器之对应之位元时，在上述读写兼用汇流排输入固定值；在上述位元线对偶之一方之位元线，被串列地输入上述缓冲器阵列内之页缓冲器之N位元之上述写入目标之各个位元；上述驱动器部，对于上述N位元之写入目标值之第N位元，于上述比较部之比较，上述感测放大器部之放大，和上述闩锁部之闩锁之后，将根据被上述闩锁部闩锁之资料之值，经由上述位元线对偶，输出到构成上述缓冲器阵列之上述遮罩缓冲器之对应之位元。如申请专利范围第5项之非挥发性半导体记忆装置，其中上述验证电路在检查从上述记忆器阵列用感测放大器输出之N位元之逻辑值，和表示上述遮罩缓冲器内之对应之位元之处理之值之组合，是否能满足指定之条件时，在上述读写兼用汇流排，串列地输入从上述记忆器阵列用感测放大器记忆在记忆单元之N位元之逻辑值之各个位元；在上述位元线对偶之一方之位元线，输入固定值；对于上述N位元之逻辑值之第N位元，在上述比较部之比较，上述感测放大器部之放大，和上述闩锁部之闩锁之后，在上述读写兼用汇流排，输入固定值；在上述位元线对偶之一方之位元线，输入用以决定上述缓冲器阵列内之遮罩缓冲器之处理之值；和上述验证判定部，对于表示上述处理之值，在上述比较部之比较，上述感测放大器部之放大，和上述闩锁部之闩锁之后，根据被上述闩锁部闩锁之资料，输出验证结果。如申请专利范围第5项之非挥发性半导体记忆装置，其中更具备有：内部时脉产生部，其产生具有周期与暂存器之设定值对应之内部时脉；和控制电路，其根据上述内部时脉产生部所产生之内部时脉，产生用以控制上述验证电路内之上述感测放大器部之位元线对偶之放大之信号、用以控制上述验证电路内之上述位元线对偶之预充电之信号、用以控制上述验证电路内之上述闩锁部之上述位元线对偶之闩锁之信号、和用以控制将上述验证电路内之上述驱动器部之被闩锁之资料输出给上述遮罩缓冲器之信号。 |
