一种NAND闪存控制器及其控制方法

摘要

本发明公开了一种NAND闪存控制器及其控制方法，处理器总线接口时序发生器与处理器相连，接收处理器信息，对NAND闪存控制器中的寄存器进行初始化控制；命令锁存寄存器选择闪存芯片中的命令寄存器；地址寄存器选择闪存芯片中的地址寄存器；片选寄存器选择闪存芯片的工作或待机模式；读/写寄存器向闪存芯片中的寄存器写入命令/地址/数据信息；地址/数据寄存器为处理器和闪存芯片的数据/地址交换进行缓冲；忙状态寄存器指示闪存芯片当前工作状态；NAND闪存接口时序发生器实时检测NAND闪存控制器中寄存器的状态，向闪存芯片输出时序波形。本发明技术方案提高了时序的精确性和实时性、降低了CPU负荷，提高了可靠性。

主权项

一种NAND闪存控制器，其特征在于：包括处理器总线接口时序发生器（4）、命令锁存寄存器（5）、地址寄存器（6）、片选寄存器（7）、读/写寄存器（8）、地址/数据寄存器（9）、忙状态寄存器（10）、NAND闪存接口时序发生器（11），处理器总线接口时序发生器（4）与处理器（1）相连，接收处理器（1）的信息，对NAND闪存控制器（2）中的寄存器进行初始化控制；命令锁存寄存器（5）连接于处理器总线接口时序发生器（4）和NAND闪存接口时序发生器（11）之间，用于选择NAND闪存芯片（3）中的命令寄存器；地址寄存器（6）连接于处理器总线接口时序发生器（4）和NAND闪存接口时序发生器（11）之间，用于选择NAND闪存芯片（3）中的地址寄存器；片选寄存器（7）连接于处理器总线接口时序发生器（4）和NAND闪存接口时序发生器（11）之间，用于选择NAND闪存芯片（3）的工作模式或待机模式；读/写寄存器（8）连接于处理器总线接口时序发生器（4）和NAND闪存接口时序发生器（11）之间，用于向NAND闪存芯片（3）中的寄存器分别写入命令或地址或数据信息；地址/数据寄存器（9）连接于处理器总线接口时序发生器（4）和NAND闪存接口时序发生器（11）之间，为处理器（1）和NAND闪存芯片（3）的数据或地址交换进行缓冲；忙状态寄存器（10）连接于处理器总线接口时序发生器（4）和NAND闪存接口时序发生器（11）之间，指示NAND闪存芯片（3）当前的工作状态；NAND闪存时序发生器（11）为最终连接NAND闪存芯片（3）的接口，用于实时检测NAND闪存控制器（2）中寄存器的状态，向NAND闪存芯片（3）的物理引脚输出时序波形。