高速维特比译码器幸存路径管理模块

摘要

一种高速维特比(Viterbi)译码器幸存路径管理模块，属于集成电路设计和数字信号处理的技术领域，含两个子模块：寄存器交换读写模块和输出控制模块，采用固定段长的HTF的方式，将译码深度X分为若干段，每段的长度恒定为6位，这样每执行一次HTF之后，存在该寄存器之中的数据就是经过当前该状态的幸存路径在前6个时刻的状态点。到输出的时候，只需直接追踪到正确的最初寄存器加以输出，以上过程省去了每段的回溯过程，可省去判断位元的存取和存储器模块。有能提高译码器的译码速度，减少译码延迟和输出间隔，增大系统的数据处理能力的优点。

主权项

一种高速维特比译码器幸存路径管理模块，由寄存器交换读写模块(1)和输出控制模块(2)组成，寄存器交换读写模块(1)由第一、二寄存器组(11、12)，控制模块(13)，寄存器锁存(14)组成，第一、二寄存器组(11、12)的每一组含64个6位寄存器，控制模块(13)是第一、二寄存器组(11、12)交换的转移电路，是根据状态转移路径得到的单向传输门，使一个寄存器组中的任一个寄存器可将其存储内容单向传输到另一个寄存器组的任一个寄存器中，64个寄存器的转移路径可以选择，第一寄存器组(11)有三个输入端、一个输出端和一个双向输入输出端，所述的三个输入端为clk，rst，set端，所述的一个输出端为out端，所述的一个双向输入输出端为chn端，第二寄存器组(12)有两个输入端和一个双向输入输出端，所述的两个输入端为clk，rst端，所述的一个双向输入输出端为chn端，控制模块(13)有两个输入端和两个双向输入输出端，所述的两个输入端为clk，in端，所述的两个双向输入输出端为chn_a，chn_b端，寄存器锁存(14)有四个输入端和一个输出端，所述的四个输入端为clk，rd，in，addr端，所述的一个输出端为out端，第一寄存器组(11)的chn端与控制模块(13)的chn_a端相连，第二寄存器组(12)的chn端与控制模块的chn_b端相连，第一寄存器组(11)的out端与寄存器锁存(14)的in端相连，第一寄存器组(11)的clk端、第二寄存器组(12)的clk端、控制模块(13)的clk端和寄存器锁存(14)的clk端连接后作为寄存器交换读写模块(1)的Clock端，第一寄存器组(11)的rst端和第二寄存器组(12)的rst端连接后作为寄存器交换读写模块(1)的Reset端，控制模块(13)的in端作为寄存器交换读写模块(1)的Data_in端，第一寄存器组(11)的set端作为寄存器交换读写模块(1)的Set端，寄存器锁存(14)的addr端作为寄存器交换读写模块(1)的Address端，寄存器锁存(14)的rd端作为寄存器交换读写模块(1)的RD端，寄存器锁存(14)的out端作为寄存器交换读写模块(1)的Data端，输出控制模块(2)由控制(21)、数据选择(22)和输出缓存(23)组成，控制(21)有两个输入端和六个输出端，所述的两个输入端为clk，rst端，所述的六个输出端为clk1，clk2，out_clk，set，rd，TB_EN端，数据选择(22)有五个输入端和两个输出端，所述的五个输入端为clk1，clk2，TB_EN，in，init state端，所述的两个输出端为addr，out端，输出缓存(23)有两个输入端和一个输出端，所述的两个输入端为clk，in端，所述的一个输出端为out端，控制(21)的clk1、clk2和TB_EN端分别与数据选择(22)的clk1、clk2和TB_EN端相连，控制(21)的out_clk端与输出缓存(23)的clk端相连，数据选择(22)的out端与输出缓存(23)的in端相连，控制(21)的clk端作为输出控制模块(2)的Clock端，与外部的Reset信号连接的控制(21)的rst端作为输出控制模块(2)的Reset端，数据选择(22)的in端作为输出控制模块(2)的Data端，数据选择(22)的init state端作为输出控制模块(2)的Init State端，控制(21)的set端作为输出控制模块(2)的Set端，控制(21)的rd端作为输出控制模块(2)的RD端，数据选择(22)的addr端作为输出控制模块(2)的Addrss端，输出缓存(23)的out端作为输出控制模块(2)的Out端，寄存器交换读写模块(1)的Data端与输出控制模块(2)的Data端连接，寄存器交换读写模块(1)的Address端与输出控制模块(2)的Address端连接，寄存器交换读写模块(1)的Set端与输出控制模块(2)的Set端连接，寄存器交换读写模块(1)的RD端与输出控制模块(2)的RD端连接，寄存器交换读写模块(1)的Clock端与输出控制模块(2)的Clock端连接后作为所述的管理模块的时钟输入端Clock，寄存器交换读写模块(1)的Data_in端作为所述的管理模块的数据输入端Data_in，寄存器交换读写模块(1)的Reset端和输出控制模块(2)的Reset端连接后作为所述的管理模块的复位输入端Reset，输出控制模块(2)的InitState端作为所述的管理模块的初始状态信号输入端Init State，输出控制模块(2)的TB_EN端作为所述的管理模块的使能控制信号输入端TB_EN，输出控制模块(2)的Out端作为所述的管理模块的数据输出端Out。