| 主权项 |
一种记忆体电路，包括：一可烧录单元(programmable unit)，包括：复数可烧录元件；以及一电源汇流排，耦接于一外部烧录电压与上述可烧录元件之间；一开关元件，耦接于上述外部烧录电压与上述电源汇流排之间，上述开关元件包括一控制端；以及一位准调整器(level shifter)，用以将一致能信号的电压位准由一第二电源电压调整至一第一电源电压，其中上述第二电源电压低于上述外部烧录电压，并且当电源启动过程中上述第二电源电压尚未备妥(not ready)时，上述位准调整器系将上述开关元件之控制端设置于一既定逻辑位准，使得上述开关元件被截止，并且上述电源汇流排会与上述外部烧录电压断开，以便避免错误烧录(false programming)。如申请专利范围第1项所述之记忆体电路，其中上述可烧录元件各包括一熔丝。如申请专利范围第1项所述之记忆体电路，其中上述记忆体电路系为一非易失性记忆体(nonvolatile memory)。如申请专利范围第1项所述之记忆体电路，其中上述记忆体电路系为一电可烧录记忆体(electronic programmable memory)。如申请专利范围第1项所述之记忆体电路，其中上述可烧录单元系为一快闪记忆体。如申请专利范围第1项所述之记忆体电路，其中上述第一电源电压系高于上述外部烧录电压。如申请专利范围第1项所述之记忆体电路，其中当上述第一、第二电源电压备妥(ready)时，上述位准调整器系将上述致能信号之电压位准由上述第二电源电压调整至上述第一电源电压。如申请专利范围第1项所述之记忆体电路，其中于电源启动中上述第二电源电压尚未备妥(not ready)时，上述位准调整器系藉由交流耦合(AC coupling)将上述开关元件之控制端设置于上述既定逻辑位准。如申请专利范围第7项所述之记忆体电路，其中于电源启动中上述第二电源电压尚未备妥时，当上述位准调整器系根据来自一外部电路之一控制信号，将上述开关元件之控制端设置于上述既定逻辑位准。如申请专利范围第7项所述之记忆体电路，其中于电源启动中上述第二电源电压尚未备妥时，当上述位准调整器系藉由交流耦合(AC coupling)以及来自一外部电路之一控制信号，将上述开关元件之控制端设置于上述既定逻辑位准。一种记忆体电路，包括：一电源供应单元，用以提供一外部烧录电压；以及一可烧录单元，耦接至该电源供应单元，包括：复数可烧录元件，耦接至一电源汇流排，且该电源汇流排耦接至该外部烧录电压；以及一烧录电路，用以烧录上述可烧录元件，上述烧录电路包括复数驱动器耦接至上述可烧录元件，以及一第一位准调整器由至少一第一电源电压所供电，其中上述第一电源电压系低于上述外部烧录电压，当电源启动过程中上述第一电源电压尚未备妥时，上述第一位准调整器系将其输出端设置于一第一既定逻辑位准，使得上述驱动器会被禁能(disabled)，以便避免错误烧录。如申请专利范围第11项所述之记忆体电路，更包括一感测电路(sensing circuit)用以感测上述可烧录元件，上述感测电路包括复数感测器耦接至上述可烧录元件以及一第二位准调整器，当电源启动中上述第一电源电压尚未备妥时，上述第二位准调整器系将其输出端设置于一第二既定逻辑位准，使得上述感测电路中之上述感测器会被禁能。如申请专利范围第12项所述之记忆体电路，更包括：一开关元件，连接于上述外部烧录电压与上述电源汇流排之间，上述开关元件包括一控制端；以及一第三位准调整器，用以当电源启动中上述第一电源电压尚未备妥时，将上述开关元件之控制端设置于一第三既定逻辑位准，使得上述电源汇流排与上述外部烧录电压断开，以便避免错误烧录。如申请专利范围第13项所述之记忆体电路，其中上述每个可烧录元件包括一熔丝以及一电晶体，串联连接于上述电源汇流排与一接地电压之间。如申请专利范围第13项所述之记忆体电路，其中上述第一、第二、第三位准调整器系由上述第一电源电压以及一第二电源电压所供电，其中上述第二电源电压系高于上述外部烧录电压，当上述第一、第二电源电压皆备妥时，上述第一、第二、第三位准调整器系用以将一致能信号之电压位准由上述第一电源电压调整至上述第二电源电压。一种记忆体电路之误动作保护方法，其中上述记忆体电路包括复数可烧录元件、一烧录电路以及一感测电路，上述误动作保护方法包括：设置一开关元件于上述可烧录元件与一外部烧录电压之间；设置一第一位准调整器用以耦接至上述开关元件之一控制端，其中上述第一位准调整器系由一第一及一第二电源电压所供电，上述第二电源电压系低于上述第一电源电压，并且上述第一电源电压高于上述外部烧录电压；以及当电源启动过程中上述第二电源电压尚未备妥时，将上述开关元件之控制端设置于一第一逻辑位准，使得上述开关元件被截止，并且上述电源汇流排会与上述外部烧录电压断开。如申请专利范围第16项所述之记忆体电路之误动作保护方法，更包括：设置一第二位准调整器于上述烧录电路之复数驱动器与一烧录致能信号之间；以及于电源启动中上述第二电源电压尚未备妥时，将上述第二位准调整器之输出端设置于一第二既定逻辑位准，使得上述烧录电路中之上述驱动器会被禁能。如申请专利范围第17项所述之记忆体电路之误动作保护方法，更包括：设置一第三位准调整器于上述感测电路之复数感测器与一读取致能信号之间；以及于电源启动中上述第二电源电压尚未备妥时，将上述第三位准调整器之输出端设置于一第三既定逻辑位准，使得上述感测电路中之上述感测器会被禁能。如申请专利范围第18项所述之记忆体电路之误动作保护方法，其中上述第一、第二、第三位准调整器系藉由交流耦合或来自一外部电路之一控制信号，将其输出端设置于上述第一、第二、第三既定逻辑位准。 |
