| 主权项 |
一种操作一非挥发记忆细胞之方法，其包含一闸极、一源极区域、一汲极区域、一基材区域、一电荷储存结构、以及一或多个介电区域至少有部分位于该电荷储存结构与该闸极之间，且至少有部分位于该电荷储存结构与该基材区域之间，包含：对应一指令，以将复数个电子移动至该电荷储存结构中，仅浮接该源极区域或该汲极区域之一，同时对未浮接之该源极区域或该汲极区域施加一第一电压；其中该介电区域包含一带隙加工穿隧结构(Bandgap engineered tunnel structure)，该结构包含由上而下的一第一氧化矽、一氮化矽、一第二氧化矽三层构造。如申请专利范围第1项之方法，其中该施加该第一电压之步骤，系为施加一偏压安排之一部分，该电荷储存结构储存至少二电荷储存状态，其系个别对应该电荷储存结构之一相异部分，同时该偏压安排可改变全部的该至少二电荷储存状态。如申请专利范围第1项之方法，其中该电子系由于复数个电洞由该未浮接之区域移动至该基材区域所导致。如申请专利范围第1项之方法，其中该第一氧化矽层之厚度系小于20埃。如申请专利范围第1项之方法，其中该第一氧化矽层之厚度系介于15至20埃之间。如申请专利范围第1项之方法，其中该氮化矽层之厚度系小于20埃。如申请专利范围第1项之方法，其中该氮化矽层之厚度系介于10至20埃之间。如申请专利范围第1项之方法，其中该第二氧化矽层之厚度系小于20埃。如申请专利范围第1项之方法，其中该第二氧化矽层之厚度系介于5至20埃之间。如申请专利范围第1项之方法，其中该第二氧化矽层之厚度系小于15埃。一种操作一非挥发记忆细胞阵列之方法，其包含一闸极、一源极区域、一汲极区域、一基材区域、一电荷储存结构、与一或多个介电区域至少有部分位于该电荷储存结构与该闸极之间，且至少有部分位于该电荷储存结构与该基材区域之间，其中该介电区域包含一带隙加工穿隧结构(Bandgap engineered tunnel structure)，该结构包含由上而下的一第一氧化矽、一氮化矽、一第二氧化矽三层构造，其中包含：回应一指令，以将复数个电子移动到该至少一个非挥发记忆细胞之该电荷储存结构，浮接该至少一个非挥发记忆细胞的该源极区域或该汲极区域之一，同时对未浮接之该源极区域或该汲极区域施加一第一电压。如申请专利范围第11项之方法，其中该施加该第一电压之步骤，系为施加一偏压安排之一部分，该电荷储存结构储存至少二电荷储存状态，其系个别对应该电荷储存结构之一相异部分，同时该偏压安排可改变全部的该至少二电荷储存状态。如申请专利范围第11项之方法，其中该电子系由于复数个电洞自该未浮动之区域移动至该基材区域所导致。如申请专利范围第11项之方法，其中该浮接与该施加该第一电压之步骤包含：浮接一第一位元线，其系仅与该至少一个非挥发记忆细胞中的该源极区域或该汲极区域之一者具有电性接触，同时施加该第一电压至一第二位元线，其系与该至少一个非挥发记忆细胞中未浮接之该源极区域或该汲极区域具有电性接触。如申请专利范围第11项之方法，其中该阵列系为一虚拟接地阵列。如申请专利范围第11项之方法，其中该阵列系为一反及闸(NAND)阵列。如申请专利范围第11项之方法，其中该第一氧化矽层之厚度系小于20埃。如申请专利范围第11项之方法，其中该第一氧化矽层之厚度系介于15至20埃之间。如申请专利范围第11项之方法，其中该氮化矽层之厚度系小于20埃。如申请专利范围第11项之方法，其中该氮化矽层之厚度介于10至20埃之间。如申请专利范围第11项之方法，其中该第二氧化矽层之厚度系小于20埃。如申请专利范围第11项之方法，其中该第二氧化矽层之厚度系介于5至20埃之间。如申请专利范围第11项之方法，其中该第二氧化矽层之厚度系小于15埃。一种非挥发记忆细胞，包含：一闸极；一源极区域与一汲极区域，其至少部分位于一基材区域之中；一电荷储存结构；一或多个介电区域，其系至少部分位于该电荷储存结构与该闸极之间，且至少部分位于该电荷储存结构与该基材区域之间；控制该闸极、该源极区域、与该汲极区域之电路，该电路回应一指令，以利用浮接该至少一个非挥发记忆细胞的该源极区域或该汲极区域之一，将复数个电子移动至该电荷储存结构中，同时对未浮接之该源极区域或该汲极区域施加一第一电压；其中该介电区域包含一带隙加工穿隧结构(Bandgap engineered tunnel structure)，该结构包含由上而下的一第一氧化矽、一氮化矽、一第二氧化矽三层构造。如专利申请范围第24项之记忆细胞，其中该第一电压系为一偏压安排之部分，该电荷储存结构储存至少二电荷储存状态，其系个别对应该电荷储存结构之一相异部分，同时该偏压安排可改变全部的该至少二电荷储存状态。如申请专利范围第24项之记忆细胞，其中该电子系由于复数个电洞自该未浮接之区域移动至该基材区域所导致。如申请专利范围第24项之记忆细胞，其中该第一氧化矽层之厚度系小于20埃。如申请专利范围第24项之方法，其中该第一氧化矽层之厚度系介于15至20埃之间。如申请专利范围第24项之方法，其中该氮化矽层之厚度系小于20埃。如申请专利范围第24项之方法，其中该氮化矽层之厚度系介于10至20埃之间。如申请专利范围第24项之方法，其中该第二氧化矽层之厚度系小于20埃。如申请专利范围第24项之方法，其中该第二氧化矽层之厚度系介于5至20埃之间。如申请专利范围第24项之方法，其中该第二氧化矽层之厚度系小于15埃。一种非挥发记忆积体电路，包含：复数个记忆细胞之一阵列，各细胞均包含：一闸极；一源极区域与一汲极区域，其至少部分位于一基材区域之中；一电荷储存结构；一或多个介电区域，其系至少部分位于该电荷储存结构与该闸极之间，且至少部分位于该电荷储存结构与该基材区域之间，其中该介电区域包含一带隙加工穿隧结构(Bandgap engineered tunnel structure)，该结构包含由上而下的一第一氧化矽、一氮化矽、一第二氧化矽三层构造；以及一电路控制该记忆细胞阵列，该电路回应一指令，利用浮接该至少一个非挥发记忆细胞的该源极区域或该汲极区域之一，同时对未浮接之该源极区域或该汲极区域施加一第一电压，以将复数个电子移动到该电荷储存结构之中。如申请专利范围第34项之积体电路，其中该第一电压系为一偏压安排之部分，该电荷储存结构储存至少二电荷储存状态，其系个别对应该电荷储存结构之一相异部分，同时该偏压安排可改变全部的该至少二电荷储存状态。如申请专利范围第34项之积体电路，其中该电子系由于复数个电洞自该未浮接之区域移动至该基材区域所导致。如申请专利范围第34项之积体电路，其中该浮接之该源极区域或该汲极区域系与一第一位元线具有电性接触，而未浮接之该源极区域或该汲极区域系与一第二位元线具有电性接触。如专利申请范围第34项之积体电路，其中该闸极系与一字元线具有电性接触。如专利申请范围第34项之积体电路，其中该阵列系为一虚拟接地阵列。如专利申请范围第34项之积体电路，其中该阵列系为一反及闸阵列。如申请专利范围第34项之积体电路，其中该第一氧化矽层之厚度系小于20埃。如申请专利范围第34项之方法，其中该第一氧化矽层之厚度系介于15至20埃之间。如申请专利范围第34项之方法，其中该氮化矽层之厚度系小于20埃。如申请专利范围第34项之方法，其中该氮化矽层之厚度系介于10至20埃之间。如申请专利范围第34项之方法，其中该第二氧化矽层之厚度系小于20埃。如申请专利范围第34项之方法，其中该第二氧化矽层之厚度系介于5至20埃之间。如申请专利范围第34项之方法，其中该第二氧化矽层之厚度系系小于15埃。 |
