| 主权项 |
一种内埋晶片基板结构，其包含：一基板，该基板具有一第一电路层、一第二电路层及一垂直导通层，该垂直导通层用以在垂直方向电性连接该第一电路层与第二电路层之相应电路；一介电层，系形成于该第一电路层与第二电路层之间，该垂直导通层内埋于该介电层中；一半导体晶片，其位于该第一电路层与第二电路层之间且内埋于该介电层中，该半导体晶片具有一上表面及一下表面，该半导体晶片之上表面具有复数个电性接点用以连接该第一电路层之相应电路；以及一具有散热效果之黏着层，其形成于该半导体晶片之下表面，且该黏着层将该半导体晶片黏着于该第二电路层上。如申请专利范围第1项所述之内埋晶片基板结构，其中该第一电路层与该垂直导通层系由铜金属形成。如申请专利范围第1项所述之内埋晶片基板结构，其中该第二电路层系由镍与铜金属形成。如申请专利范围第1项所述之内埋晶片基板结构，其中该介电层系以涂布方式形成。如申请专利范围第1项所述之内埋晶片基板结构，其中该介电层厚度实质上相等于该垂直导通层厚度。如申请专利范围第1项所述之内埋晶片基板结构，其中该垂直导通层厚度约为100μm。如申请专利范围第1项所述之内埋晶片基板结构，其中该晶片厚度约为30μm至50μm。如申请专利范围第1项所述之内埋晶片基板结构，其中该第一电路层系以电镀方式形成。一种内埋晶片基板结构之制造方法，该方法包含以下步骤：提供一具有三层金属层之基板，该三层金属层依序为第一金属层、第二金属层与第三金属层；对该第一金属层进行蚀刻以形成一第一垂直导通层，并暴露出部份第二金属层；设置一半导体晶片于该第二金属层上，该半导体晶片之上表面具有复数个电性接点，该半导体晶片之下表面具有一散热黏着层，将该半导体晶片黏着于该第二金属层上；形成一第一介电层覆盖该第一垂直导通层与该半导体晶片；平整化该第一介电层以暴露出该电性接点与该第一垂直导通层之表面；以及形成一第一电路层于该第一介电层上，使该半导体晶片上之电性接点与该第一垂直导通层分别与该第一电路层之相应电路达成电性连接。如申请专利范围第9项所述之内埋晶片基板结构之制造方法，其中该第一金属层系为铜金属层，该第二金属层系为镍金属层，该第三金属层系为铜金属层。如申请专利范围第9项所述之内埋晶片基板结构之制造方法，其中该第一介电层系以涂布方式形成。如申请专利范围第9项所述之内埋晶片基板结构之制造方法，其中该第一电路层系以电镀方式形成。如申请专利范围第9项所述之内埋晶片基板结构之制造方法，另包括以下步骤：对该第二金属层与第三金属层进行蚀刻以形成一第二电路层，该第二电路层与相应之该第一垂直导通层电性连接；分别形成一第二介电层与一第三介电层，该第二介电层覆盖该第一电路层，该第三介电层覆盖该第二电路层；分别对该第二介电层与第三介电层进行钻孔，以暴露出该第一电路层与该第二电路层上之相应电路；在该第二介电层之孔洞中填入金属以形成一第二垂直导通层，该第二垂直导通层与该第一电路层之相应电路达成电性连接；在该第三介电层之孔洞中填入金属以形成一第三垂直导通层，该第三垂直导通层与该第二电路层之相应电路达成电性连接；形成一第三电路层于该第二介电层上，该第三电路层与该第二垂直导通层之相应电路达成电性连接；形成一第四电路层于该第三介电层上，该第四电路层与该第三垂直导通层之相应电路达成电性连接；形成一焊锡遮罩于该第三电路层之表面，以暴露出该第三电路层之部份电路；以及形成一焊锡遮罩于该第四电路层之表面，以暴露出该第四电路层之部份电路。如申请专利范围第13项所述之内埋晶片基板结构之制造方法，其中该第二介电层与第三介电层系以涂布方式形成。如申请专利范围第13项所述之内埋晶片基板结构之制造方法，其中该第三电路层与第四电路层系以电镀方式形成。如申请专利范围第13项所述之内埋晶片基板结构之制造方法，其中该第三电路层与第四电路层系由铜金属形成。如申请专利范围第13项所述之内埋晶片基板结构之制造方法，其中该第二介电层与第三介电层之孔洞系以蚀刻方式形成。如申请专利范围第13项所述之内埋晶片基板结构之制造方法，其中该第二垂直导通层与第三垂直导通层系由铜金属填入相对应之孔洞形成。如申请专利范围第13项所述之内埋晶片基板结构之制造方法，其中该第二介电层与第三介电层之孔洞系以雷射钻孔方式形成。 |
